[发明专利]一种用于电机转速测量的高精度自适应装置

权利要求书

1.一种用于电机转速测量的高精度自适应装置，适用于安装有增量式光电编码器的电机，至少包括晶振(3)、编码器信号调理电路(4)、FPGA芯片(5)和微处理器电路(6)，其特征在于，所述的FPGA芯片(5)至少包括：复位脉冲Z周期测量电路(7)、自适应速度测量电路(8)和寄存器组(9)，这些电路是由硬件描述语言Verilog HDL编程实现；

所述的编码器信号调理电路(4)的输入端与增量式光电编码器(2)的A，B，Z信号相连，经编码器信号调理电路(4)的信号Z与复位脉冲Z周期测量电路(7)相连，经编码器信号调理电路(4)的信号A与自适应速度测量电路(8)相连；所述的晶振(3)分别与复位脉冲Z周期测量电路(7)、自适应速度测量电路(8)相连；所述的寄存器组(9)分别与复位脉冲Z周期测量电路(7)、自适应速度测量电路(8)和微处理器电路(6)相连；

所述的复位脉冲Z周期测量电路(7)和自适应速度测量电路(8)并行实现对电机转速的测量。

2.如权利要求1所述的用于电机转速测量的高精度自适应装置，其特征在于，所述的寄存器组(9)由寄存器(910)、寄存器(920)、寄存器(930)、寄存器(940)、寄存器(950)和寄存器(960)组成。

3.如权利要求1所述的用于电机转速测量的高精度自适应装置，其特征在于，所述的复位脉冲Z周期测量电路(7)由延迟电路(710)、时钟分频器(720)、计数器(730)和时间数字转换器(740)组成；

经编码器信号调理电路(4)的信号Z分别与延迟电路(710)的输入端delay_in、计数器(730)的锁存端latch和时间数字转换器(740)的输入端in相连，时钟分频器(720)的输入端clk_in与晶振(3)的输出端clock相连，时钟分频器(720)的输出端clock1分别与计数器(730)的时钟端clk1和时间数字转换器(740)的使能端相连，计数器(730)的复位端reset与延迟电路(710)的输出端delay_out相连，计数器(730)的数据输出端q[15..0]与寄存器(910)的数据输入端din[15..0]连接，时间数字转换器(740)的数据输出端q[5..0]与寄存器(920)的数据输入端din[5..0]相连。

4.如权利要求1所述的用于电机转速测量的高精度自适应装置，其特征在于，所述的自适应速度测量电路(8)由周期预估电路(810)、自适应周期阀门生成电路(820)、自适应周期测量电路(830)和求补电路(840)组成；所述的周期预估电路(810)由时钟分频器(811)和计数器(812)组成；所述的自适应周期阀门生成电路(820)由译码电路(821)、计数器(822)、下降沿检测电路(823)和上升沿检测电路(824)组成；所述的自适应周期测量电路(830)由时钟分频器(831)、计数器(832)、时间数字转换器(833)和时间数字转换器(834)组成；

时钟分频器(811)的输入端clk_in和输出端clock2分别与晶振(3)的输出端clock和计数器(812)的时钟端clk2相连，计数器(822)的溢出标志信号输出端co分别与计数器(812)的使能端en_co、下降沿检测电路(823)的输入端n_in和上升沿检测电路(824)的输入端p_in相连，计数器(812)的数据输出端q[7..0]与译码电路(821)的数据输入端din[7..0]相连，译码电路(821)的数据输出端dout[7..0]分别与计数器(822)的预设值数据输入端rin[7..0]和求补电路(840)的数据输入端cin[7..0]相连，经编码器信号调理电路(4)的信号A与计数器(822)的时钟端clk_a相连，下降沿检测电路(823)的输出端n_out分别与计数器(832)的复位端reset和时间数字转换器(833)的输入端in相连，上升沿检测电路(824)的输出端p_out分别与计数器(832)的锁存端latch和时间数字转换器(834)的输入端in相连，时钟分频器(831)的输入端clk_in与晶振(3)的输出端clock相连，时钟分频器(831)的输出端clock3分别与计数器(832)的时钟端clk3、时间数字转换器(833)的使能端和时间数字转换器(834)的使能端相连，计数器(832)的数据输出端q[15..0]与寄存器(930)的数据输入端din[15..0]相连，时间数字转换器(833)的数据输出端q[5..0]与寄存器(940)的数据输入端din[5..0]相连，时间数字转换器(834)的数据输出端q[5..0]与寄存器(950)的数据输入端din[5..0]相连，求补电路(840)的数据输出端cout[7..0]与寄存器(960)的数据输入端din[7..0]相连。