[发明专利]高性能自适应二进制算术编码器

权利要求书

1.一种高性能自适应二进制算术编码器，包括概率模型存储模块、概率模型更新模块、编码状态更新模块、归一化模块和寄存器组，其特征在于：

概率模型存储模块，包括读地址产生单元、写地址寄存单元、概率模型存储单元、选择单元和缓存寄存单元，读地址产生单元用于产生概率模型存储单元的读地址，该读地址经过写地址寄存单元得到概率模型存储单元的写地址，选择单元用于在概率模型存储单元和缓存寄存单元之间进行选择，该缓存寄存单元用于缓存算术编码过程中更新的概率模型；

归一化模块，包括前缀零检测单元、编码状态区间移位单元、编码状态下限移位单元，该前缀零检测单元通过检测算术编码状态区间中前缀零的数目确定编码状态区间移位单元和编码状态下限移位单元的移位次数；

所述概率模型存储模块与概率模型更新模块之间插有第一寄存器组，所述编码状态更新模块与归一化模块之间插有第二寄存器组，形成三级流水结构。

2.根据权利要求书1所述的自适应二进制算术编码器，其特征在于：读地址产生单元，包括基地址产生器、偏移地址产生器和加法器，基地址产生器产生概率模型的基地址输入给加法器，偏移地址产生器产生概率模型的偏移地址输入给加法器，加法器对基地址和偏移地址相加，得到读地址。

3.根据权利要求书1所述的自适应二进制算术编码器，其特征在于：概率模型存储单元，由一个大小为470×7比特的双端口静态随机存储器RAM构成。

4.根据权利要求书1所述的自适应二进制算术编码器，其特征在于：缓存寄存单元由最大概率字符寄存器和概率状态寄存器组成。

5.根据权利要求书1所述的自适应二进制算术编码器，其特征在于：前缀零检测单元，包括：4比特全零检测器、2比特全零检测器、1比特零检测器和两个选择器，该4比特全零检测器，用于检测算术编码状态区间的第8比特至第5比特数据，检测结果输出给第一选择器；该2比特全零检测器，用于检测算术编码状态区间的第4比特至第3比特数据，检测结果分别输出给第一选择器和第二选择器；该1比特零检测器，用于检测算术编码状态区间的第2比特数据，检测结果输出给第二选择器；该第一选择器，用于在4比特全零检测器和2比特全零检测器之间进行选择；该第二选择器，用于在2比特全零检测器和1比特零检测器之间进行选择；第一选择器和第二选择器的选择结果以及1比特零检测器的检测结果构成前缀零检测单元的输出结果。

6.根据权利要求书1所述的自适应二进制算术编码器，其特征在于：编码状态区间移位单元，包括：4比特移位器、2比特移位器、1比特移位器和三个选择器，4比特移位器对编码状态区间进行4比特左移操作，第一选择器在4比特移位器的输出结果和编码状态区间之间进行选择，2比特移位器对第一选择器的输出结果进行2比特左移操作；第二选择器在2比特移位器的输出结果和第一选择器的输出结果之间进行选择，1比特移位器对第二选择器的输出结果进行1比特左移操作；第三选择器在1比特移位器的输出结果和第二选择器的输出结果之间进行选择，第三选择器的输出结果作为编码状态区间移位单元的输出结果。

7.根据权利要求书1所述的自适应二进制算术编码器，其特征在于：编码状态下限移位单元，由七个1比特移位器和8选1选择器组成，第一比特移位器对编码状态下限进行1比特左移操作，第二比特移位器对第一比特移位器的输出结果进行1比特左移操作，第三比特移位器对第二比特移位器的输出结果进行1比特左移操作，第四比特移位器对第三比特移位器的输出结果进行1比特左移操作，第五比特移位器对第四比特移位器的输出结果进行1比特左移操作，第六比特移位器对第五比特移位器的输出结果进行1比特左移操作，第七比特移位器对第六比特移位器的输出结果进行1比特左移操作；8选1选择器对这七个1比特移位器的输出结果和编码状态区间进行选择，选择结果作为编码状态下限移位单元的输出结果。