[发明专利]静电放电保护电路

说明书

技术领域

本发明属于集成电路领域，特别涉及静电放电(ESD，ElectrostaticDischarge)保护电路。

背景技术

当两个物体碰撞或分离时就会产生ESD现象，即静态电荷从一个物体转移到另一个物体。ESD的放电量和放电持续时间取决于物体的类型和周围的环境等多种因素，当集成电路中半导体器件发生ESD且ESD产生足够高的能量时，将造成半导体器件的损坏。

ESD保护电路为芯片设计中防止ESD产生损坏待保护电路所用，通常ESD保护电路与受其保护电路并联。当ESD现象发生时，ESD保护电路将开启，ESD放出的静电电流绝大部分会通过该ESD保护电路泄放到地，少量才流经被保护电路而不会损坏被保护电路，从而起到有效保护待保护电路的作用。通常情况下，ESD在芯片外部发生，其产生的静电经由芯片外部引脚流至到芯片内的集成电路(IC，Integrated Circuit)的引脚，再通过IC的引脚放电到地。在IC内部，与其引脚相连的是PAD电路。通常ESD保护电路与PAD电路并联，以保护PAD电路。

在集成电路设计中，通常用一个或多个器件作为ESD保护电路，用来构成ESD保护电路的器件有很多种，其中金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOS)就是其中一种，MOS包括NMOS(N-channel MOS)和PMOS(P-channel MOS)。请参考图1，图1即为普通NMOS器件的IV曲线图。图中坐标为(V1，I1)的E点为该NMOS器件的触发点，在ESD发生时，该触发点寄生的NPN三极管触发导通，ESD放出的静电电荷随即通过该器件泄放到地。此时，该器件两端电压回落至Vhold，使得受保护器件两端电压被限制在Vhold。Vhold即为ESD器件的钳位电压，V1即为ESD器件的触发电压。

请参考图2，图2是现有高压ESD保护电路及其待保护电路的结构示意图。通常情况下，工作电压小于等于5伏特的器件为低压器件，工作电压大于5伏特的器件为高压器件。其中，标号M1代表第一高压NMOS器件，标号M2代表低压NMOS器件，标号M3代表第二高压NMOS器件；第一高压NMOS器件M1和低压NMOS器件M2串联组成待保护电路。第二高压NMOS器件M3单独构成了待保护电路的ESD保护电路。

该图2所示结构中，若要使包含第一高压NMOS器件M1和低压NMOS器件M2的待保护电路正常工作，又能使第二高压NMOS器件M3具备ESD保护作用，则第二高压NMOS器件M3的反向击穿电压需大于待保护电路的正常工作电压；此外第二高压NMOS器件M3的雪崩击穿电压需小于待保护电路的击穿电压，其中待保护电路的击穿电压约等于第一高压NMOS器件M1和低压NMOS器件M2雪崩击穿电压之和。

通常情况下，由于待保护电路属于高压电路，第二高压NMOS器件M3是基于一定ESD防护版图规则实现的高压NMOS器件，因此上述结构存在下述缺点：

首先，由上述高压NMOS器件实现的ESD电路的触发电压较高，对于正常工作电压较低的待保护电路无法用上述ESD保护电路进行保护；其次，上述ESD保护电路的钳位电压过高，根据公式，会导致ESD保护电路功耗过高；此外，高压器件制造难度很大，可靠性较差。综上，对于由高压NMOS器件实现的ESD保护电路的保护能力较差，亟需提高。

发明内容

本发明提出了用低压PMOS器件实现ESD保护电路的技术方案，既解决了利用高压NMOS器件实现的ESD保护电路性能较差的问题，又降低了高压器件工艺制造过程中的难度。

本发明实施例提供的ESD保护电路，该电路包括：两个PMOS器件，所述PMOS器件的工作电压小于或等于5伏特，且其栅极和源级相连。所述两个PMOS相互串联。

可选的，所述PMOS器件与待保护电路中的低压器件由相同工艺制作。

可选的，所述PMOS器件与待保护电路中的低压器件由CMOS工艺制作。

可选的，所述PMOS器件与待保护电路中所有器件均由相同工艺制作。

可选的，所述PMOS器件与待保护电路中所有器件均由BCD工艺制作。