[发明专利]三维半导体存储装置及其形成方法

说明书

本申请要求于2010年3月3日递交的韩国专利申请第10-2010-0018882号的优先权，该韩国专利申请的公开内容通过引用包含于此。

技术领域

本发明涉及一种半导体装置，更具体地讲，涉及一种非易失性半导体存储装置。

背景技术

随着电子工业发展的水平越高，半导体装置的集成密度逐渐增加。半导体装置的较高的集成度是确定产品价格的重要因素。换句话说，随着半导体装置的集成密度增加，半导体装置的产品价格会降低。因此，对更高集成度的半导体装置的需求正在增长。典型地，由于主要通过单位存储器单元所占面积来确定半导体装置的集成度，所以集成度极大地受到精细图案形成技术的影响。然而，由于极端昂贵的半导体设备和/或半导体制造工艺中的难度使得图案精细度受到限制。

为了克服这种限制，近来已经提出了三维半导体存储装置。然而，由于前面的新结构导致了诸如工艺不稳定和/或产品可靠性降低的限制，为了克服这些限制正在进行很多研究。

发明内容

根据本发明实施例的非易失性存储装置包括位于基底上的非易失性存储单元串。该非易失性存储单元串包括位于基底上的非易失性存储单元的第一垂直堆叠件以及位于非易失性存储单元的第一垂直堆叠件上的串选择晶体管。还在基底上设置非易失性存储单元的第二垂直堆叠件，接地选择晶体管被设置在非易失性存储单元的第二垂直堆叠件上。非易失性存储单元的第二垂直堆叠件被设置为与非易失性存储单元的第一垂直堆叠件相邻。结掺杂半导体区域设置在基底中。该结掺杂区域将非易失性存储单元的第一垂直堆叠件与非易失性存储单元的第二垂直堆叠件串联电连接，使得这些堆叠件可用作NAND型存储单元的串。

根据本发明的这些实施例中的一部分，非易失性存储单元的第一垂直堆叠件包括第一栅极堆叠件以及位于栅极电极的第一垂直堆叠件的侧壁上的第一垂直型半导体有源区域。非易失性存储单元的第二垂直堆叠件还可包括栅极电极的第二垂直堆叠件以及位于栅极电极的第二垂直堆叠件的侧壁上的第二垂直型半导体有源区域。第一垂直型半导体有源区域和第二垂直型半导体有源区域可接触结掺杂半导体区域。在本发明的这些实施例的一部分中，第一垂直型半导体有源区域和第二垂直型半导体有源区域可以是第一导电类型的，结掺杂半导体区域可以是与第一导电类型相反的第二导电类型的。还可提供位线，所述位线电连接到串选择晶体管的端子上，可提供源极线，所述源极线电连接到接地选择晶体管的端子上。具体地，非易失性存储单元的第一垂直堆叠件和非易失性存储单元的第二垂直堆叠件以及结掺杂半导体区域可共同形成NAND-型非易失性半导体单元的串。

根据本发明的又一实施例，提供了一种非易失性存储装置，包括位于基底上的非易失性存储单元串。所述非易失性存储单元串可包括位于基底上的多个第一非易失性存储单元，所述多个第一非易失性存储单元形成为栅极电极的第一垂直堆叠件以及位于栅极电极的第一垂直堆叠件上的第一垂直有源区域。非易失性存储单元串还可包括位于基底上的多个第二非易失性存储单元，所述多个第二非易失性存储单元形成为栅极电极的第二垂直堆叠件以及位于栅极电极的第二垂直堆叠件上的第二垂直型有源区域。可设置串选择晶体管，所述串选择晶体管具有位于栅极电极的第一垂直堆叠件上的栅极电极。可设置接地选择晶体管，所述接地选择晶体管具有位于栅极电极的第二垂直堆叠件上的栅极电极。第一导电类型的半导体区域设置在基底中。所述半导体区域形成具有第一垂直有源区域和第二垂直有源区域的掺杂/未掺杂的半导体结和P-N整流结(rectifying junction)中的至少一种。可设置位线，所述位线被电连接到串选择晶体管的端子上，可设置源极线，所述源极线电连接到接地选择晶体管的端子上。

附图说明

所包含的附图是为了提供对本发明构思的进一步理解，所述附图包含在说明书中并构成说明书的一部分。附图示出了本发明构思的示例性实施例，并与描述一起用于解释本发明构思的原理，其中：

图1是根据本发明构思的实施例的三维半导体存储装置的平面图；

图2A是示出图1的A部分的透视图；

图2B是示出图1的A部分的透视图，用于描述根据本发明构思的实施例的三维半导体存储装置的变型实施例；

图2C是示出图1的A部分的透视图，用于描述根据本发明构思的实施例的三维半导体存储装置的另一变型实施例；

图2D是示出图1的A部分的透视图，用于描述根据本发明构思的实施例的三维半导体存储装置的又一变型实施例；

图3是示出图2A的B部分的放大视图；

图4A至图4J是示出形成根据本发明构思的实施例的三维半导体存储装置的方法的透视图；