[发明专利]绝缘体上硅衬底上的静态随机存取存储器及制作方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种形成于绝缘体上硅衬底上的静态随机存取存储器及制作方法。

背景技术

按照数据存储方式，半导体存储器分为动态随机存取存储器(DRAM)，非挥发性存储器和静态随机存取存储器(SRAM)。SRAM能够以一种简单而且低功耗的方式实现快速的操作速度，因而建立起其独特的优势。而且，与DRAM相比，因为SRAM不需要周期性刷新存储的信息，所以设计和制造相对容易。

通常，SRAM单元由两个驱动晶体管、两个负载器件和两个存取晶体管组成。一个传统的完全CMOS SRAM的电路在图1中示出。如图1所示，第一反相器INV1和第二反相器INV2构成锁存器，INV1和INV2分别受存取晶体管TA1和TA2有选择地驱动。INV1包括第一负载PMOS管TP1和第一驱动NMOS管TN1，而INV2包括第二负载PMOS管TP2和第二驱动NMOS管TN2。其中，TP1和TP2的源极与电源VDD相连，TP1的漏极和TN1的漏极相连得到S1点，TP2的漏极和TN2的漏极相连得到S2点，TP1的栅极和TN1的栅极相连并连接到S1点，TP2的栅极和TN2的栅极相连并连接到S1点。第一存取NMOS管TA1的栅极与字线WL相连，它的源极与位线BL相连，而且它的漏极与S1点相连。与此类似，第二存取NMOS管TA2的栅极与字线相连，其源极与位线非(Bit Line Bar)DBL相连，而其漏极与S2点相连。此处，DBL传送的信号与BL反相。

在如上所述的完全CMOS SRAM单元的操作中，如果字线WL为高电平，存取NMOS管TA1和TA2导通，因此，位线BL和位线非DBL的信号分别被传送到工NV1和工NV2，使数据的写入或者读出得以执行。

当在体硅衬底上形成传统的完全CMOS SRAM时，便会产生以下问题。NMOS晶体管需要P阱有源区，PMOS晶体管需要N阱有源区。但当一个N阱和一个P阱被彼此相邻布置时，可能产生所谓“闩锁(latch-up)现象。因而，N阱中的源/漏区P+和P阱之间，以及P阱中的源/漏区N+和N阱之间必须以一定的距离相隔离，也就是说，利用一个足够大的距离防止闩锁效应。而这一距离最终使得SRAM的芯片尺寸增加。

请参看图2，图2为传统CMOS SRAM被集成到绝缘体上硅(SOI)衬底上时的剖面结构示意图。SOI(Silicon On Insulator)是指绝缘体上硅技术。在SOI技术中，器件仅制造于表层很薄的硅膜中，器件与衬底之间由一层隐埋氧化层隔开，正是这种结构使得SOI技述具有了体硅无法比拟的优点：寄生电容小，使得SOI器件拥有高速度和低功耗；SOI CMOS器件的全介质隔离彻底消除了体硅CMOS器件的寄生门锁效应；SOI全介质隔离使得SOI技术集成密度高以及抗辐照特性好。如图2所示，传统CMOS SRAM被集成到绝缘体上硅(SOI)衬底上时，晶体管均形成于SOI衬底上的岛区(Island)之中，岛区之间形成STI隔离，不会产生如体硅衬底中的闩锁效应。但是，当所采用的衬底为部分耗尽SOI时，晶体管的栅极下会形成一个体区100，由于该体区电位会随着晶体管工作状态的不同而发生改变，即产生所谓的“浮体效应”，从而影响晶体管的性能。当传统的完全CMOS SRAM被集成到PD SOI(部分耗尽SOI)衬底中时，这种浮体效应会体现的更为明显，影响存储单元的性能，比如增大动态绝缘体上硅衬底上的静态随机存取存储器工作电流等，从而影响SRAM芯片的功耗特性。

为了解决SOI技术的浮体效应，请参看图3，现有技术通常采用体接触(body contact)的方法将“体”接固定电位(源端或地)，如图3所示，现有技术的形成于绝缘体上硅衬底上的静态随机存取存储器中在每个晶体管源极110的一端均需要形成的与体区相同掺杂类型的注入区120与栅极下面的体区相连，CMOS器件工作时，体区积累的载流子通过该注入区120通道泄放，达到降低体区电势的目的。但采用这种方法工艺流程复杂化，寄生效应增加，同时降低了部分电学性能并且增大了器件面积。

发明内容

本发明要解决的技术问题是提供一种形成于绝缘体上硅衬底上的静态随机存取存储器及制作方法，以解决绝缘体上硅衬底上的静态随机存取存储器存在的浮体效应的问题。

为解决上述技术问题，本发明提供一种形成于绝缘体上硅衬底上的静态随机存取存储器，包括多个存储单元，所述每个存储单位包括：

第一和第二存取NMOS晶体管；