[发明专利]半导体结构及其制法

说明书

技术领域

本发明涉及一种半导体结构及其制法，尤其涉及一种具有低介电层的半导体结构及其制法。

背景技术

覆晶(flip chip)接合是一种以芯片(或其他半导体结构)的主动面(active surface)朝向欲连接目标而直接进行电性连接的方式。通常来说，其是通过多个金属凸块(bump)将该芯片的主动面电性连接至基板(substrate)，并于该基板的另一表面上植设多个可作为输入/输出(I/O)端的焊球(solder ball)，例如第6,008,534、6,225,704及6,372,544号美国专利。此种设计不但可大幅缩减整体封装结构的体积，同时，也可省去习知焊线(wire)的设计，进而降低阻抗并提升电性品质，避免讯号在传输过程中产生扭曲，因此已渐渐成为目前芯片与电子元件之间的常用接合技术。

此外，随着电子产品逐渐朝向微型化趋势发展，晶片制程(wafer process)的最小线宽与线距也逐步往40奈米(nm)或甚至28奈米发展，但是在走向密脚距(fine pitch)设计的同时，半导体芯片很容易出现杂讯(noise)或电感效应，进而影响其电性效能，因此，为了克服前述杂讯或电感效应等问题，芯片设计者会在已完成线路布局的芯片上覆盖一具有低介电常数(low k)的低介电层(其介电常数(k)通常小于3.9)，该低介电层可提升电性品质，而能弥补习知的杂讯或电感效应等问题。

然而，该低介电层虽可达到电性品质的需求，但是其材料却具有高热膨胀系数与低弹性模数等特性，且多半属于脆性材料，所以，该低介电层对于热应力的敏感度将远高于其他材料，且其热膨胀系数(coefficient of thermal expansion，简称CTE)又与芯片基材相差甚大，因此在遇热时将产生较大热应力，导致线路或接合介面剥离或龟裂等现象，而造成结构上的严重问题。

针对上述问题，第I309464号中国台湾专利提出了一种解决方案，但是其必须额外增设承载板，且需要将芯片个别对应放置在承载板的开口中，所以整体的生产成本与时间均大幅提升，而不利于产业上的应用。

因此，如何避免上述习知技术中的种种问题，使半导体结构不会在覆晶时产生过大的热应力，以增进产品良率，并能同时降低生产成本与时间，实已成为目前亟欲解决的课题。

发明内容

有鉴于上述习知技术的缺失，本发明的主要目的在于提供一种半导体结构，能使低介电层远离用以连接外部电子元件的覆晶接合面，进而降低整体的热应力。

本发明的半导体结构包括：芯片，具有硅基层与层叠结构，该硅基层具有相对的第一表面与第二表面，该层叠结构设于该第一表面上且包括交错相叠的至少一金属层与低介电层；多个金属柱，设于该硅基层中，且各该金属柱的一端电性连接该金属层，而另一端外露于该硅基层的第二表面；以及缓冲层，设于该层叠结构上。

于上述的半导体结构中，还可包括导电元件，设于该硅基层的第二表面上，且电性连接该金属柱。

依上所述的半导体结构，还可包括顶部金属层，设于该层叠结构与缓冲层之间，该顶部金属层电性连接该金属层。

另外，依上所述的半导体结构，该顶部金属层还可电性连接该金属柱，且还可包括第一绝缘层，设于该层叠结构与缓冲层之间且覆盖该顶部金属层，该第一绝缘层具有多个第一绝缘层开孔，令该顶部金属层对应外露于该第一绝缘层开孔。

于前述的半导体结构中，该缓冲层的材质可为硅胶或封装胶体，且该低介电层的介电常数可小于3.9。

于上述的半导体结构中，还可包括第二绝缘层，设于该硅基层的第二表面上，且具有多个第二绝缘层开孔，令该导电元件对应外露于该第二绝缘层开孔。

依上所述的半导体结构，还可包括第二绝缘层，设于该硅基层的第二表面上，且具有多个第二绝缘层开孔，令该金属柱对应外露于该第二绝缘层开孔，该导电元件可包括凸块底下金属与金属凸块，该凸块底下金属设于该第二绝缘层开孔中的金属柱及其周缘的第二绝缘层表面上，且该金属凸块设于该凸块底下金属上。

此外，于本发明的半导体结构中，还可包括第二绝缘层，设于该硅基层的第二表面上，且具有多个第二绝缘层开孔，该导电元件可包括线路层、凸块底下金属与金属凸块，且部分该线路层对应外露于该第二绝缘层开孔，该凸块底下金属设于该第二绝缘层开孔中的线路层及其周缘的第二绝缘层表面上，且该金属凸块设于该凸块底下金属上。