[发明专利]用查找表实现多输入逻辑项之间的运算的装置及方法

说明书

技术领域

本发明涉及可编程逻辑阵列（FPGA）领域，更具体地说，涉及一种用查找表（Look Up Table，LUT）实现多输入逻辑项之间的运算的装置及方法。

背景技术

FPGA是由实现用户逻辑的LUT（Lookup Table，查找表）、触发器和锁存器，以及实现连接关系的MUX和互联线构成。用户的所有非触发器或锁存器的功能单元均在LUT中实现。传统的N输入LUT是由2^N个配置单元和输入对应的译码单元组成。N输入LUT的工作原理是在FPGA配置完成后的配置单元中存放N元逻辑运算的真值表，然后根据N输入译码逻辑选通配置单元中的一个输出。这种形式的LUT可以实现任意的N元逻辑，但是实际情况中，输入所有可能的组合数目可能小于2^N，这时候依然采用2^N个配置单元就会造成逻辑的冗余，使得LUT利用率较低；同时，在传统的配置中，一个LUT只能实现N个输入的逻辑运算，如果要实现N+1个输入时，就算是要实现的逻辑比较特殊（例如，有较多的禁止项）也需要至少两个LUT；这在一些情况下同样带来LUT利用率较低的问题。

发明内容

本发明要解决的技术问题在于，针对现有技术的上述LUT的利用率较低的缺陷，提供一种LUT利用率较高的用查找表实现多输入逻辑项之间的运算的装置及方法。

本发明解决其技术问题所采用的技术方案是：构造一种用查找表实现多输入逻辑项之间的运算的装置，包括：

配置单元：用于存储所述查找表输出内容；

逻辑输入端：用于输入不同的逻辑信号，包括查找表输入端和被设定为逻辑输入端的端子；

译码单元：用于依据不同的逻辑输入端输入的逻辑信号的逻辑电平查找其进行设定的逻辑运算后的结果所在的配置单元，并将所述查找到的配置单元的内容输出并进行设定运算后输出；

触发器：用于接收所述译码单元输出的数据，并在时钟作用下将其输出。

在本发明所述的用查找表实现多输入逻辑项之间的运算的装置中，所述译码单元包括多个分为第一级译码器和第二级译码器并相互连接的译码器，所述第一级译码器输入分别连接不同的逻辑输入端，其输出连接到所述第二级译码器的输入端。

在本发明所述的用查找表实现多输入逻辑项之间的运算的装置中，所述第一级译码器包括M个译码器，所述第一级译码器分别为Ki-2^Ki译码器，Ki为所述译码器连接的输入端个数；所述第二级译码器为M-2^M译码器；其中，2^M+∑2^Ki≤2^N ，N是所述查找表输入端数。

在本发明所述的用查找表实现多输入逻辑项之间的运算的装置中，所述第一级译码器包括一个3-8译码器和一个2-4译码器，所述第二级译码器包括一个2-4译码器；所述译码器分别与所述配置单元中与其输出数量相等的不同配置单元连接。

在本发明所述的用查找表实现多输入逻辑项之间的运算的装置中，所述逻辑输入端包括查找表输入端和所述查找表外围电路的通用输入输出端或时钟端。

在本发明所述的用查找表实现多输入逻辑项之间的运算的装置中，所述译码单元还包括一实现通常查找表功能的、其输入分别与所述查找表输入端连接的第一译码器，所述第一译码器与所述第一级译码器复用所述查找表输入端，所述第一译码器还分别与所述配置单元连接；所述装置还包括其输入分别是所述第一译码器输出和所述第二级译码器输出、其输出连接在所述触发器输入端的多路选择器。

在本发明所述的用查找表实现多输入逻辑项之间的运算的装置中，所述第一译码器为4-16译码器。

本发明还涉及一种用查找表实现多输入逻辑项之间的运算的方法，包括如下步骤：

A）按照要求的逻辑运算设置逻辑输入端；

B）将所述逻辑输入端分组；

C）按照所述分组的输入端数为其设置相应的第一级译码器，按所述第一级译码器个数及其输出之间的逻辑关系设置第二及译码器，设置其输入端为查找表输入的第一译码器，并设置用于选择所述第一译码器或第二级译码器输出作为其输出的多路选择器。

在本发明所述的用查找表实现多输入逻辑项之间的运算的方法中，所述步骤B）中按照公式：2^M+∑2^Ki≤2^N ，N是所述查找表输入端数，M是分组的组数，Ki是第i个分组中的输入端个数。

在本发明所述的用查找表实现多输入逻辑项之间的运算的方法中，所述步骤A）中进一步包括：