[发明专利]半导体集成电路装置及存储器的管理方法

说明书

本发明基于并要求享受申请号为2010-211922、申请日为2010年9月22日的日本专利申请的优先权，该在先专利申请的所有内容通过参考包含在本申请中。

技术领域

实施方式涉及半导体集成电路装置及存储器的管理方法。

背景技术

SIM(Subscriber Identity Module，用户识别模块)卡是用于便携式电话机等的IC(集成电路)的一种。在SIM卡上，例如搭载了EEPROM(Electrically Erasable Programmable ROM)和OTP(One Time Programmable ROM)。EEPROM用作能够进行数据的写入和擦除的非易失性存储器。此外，OTP能够用作只能进行一次写入的非易失性存储器。若这样搭载两种非易失性存储器，则除了两种非易失性存储器之外，需要各个控制电路，IC的制造成本增大，并且存在有面积大型化的问题。

发明内容

本发明所要解决的技术问题是提供一种能够抑制制造成本、并进行小型化的半导体集成电路装置和存储器的管理方法。

实施方式的半导体集成电路装置，具备：

非易失性存储器，具有第一及第二区域；

存储部，用于存储第二程序，该第二程序用于从外部向上述第一区域下载第一程序；以及

运算部，执行上述第一及上述第二程序，

对上述第一区域，能通过上述第一程序来写入和擦除，

对上述第二区域，不能通过上述第一程序来擦除。

其他实施方式的存储器的管理方法，是具有第一区域和第二区域的存储器的管理方法，该第一区域中下载了第一程序，根据擦除控制信号来擦除第二区域，

该存储器的管理方法具备：

将上述擦除控制信号设定为上述第二区域不被擦除的步骤；以及

在设定上述擦除控制信号之后，执行已经下载到上述第一区域的上述第一程序的步骤。

根据上述结构的半导体集成电路装置和存储器的管理方法，能够抑制制造成本、进行小型化。

附图说明

图1是一实施方式的半导体集成电路装置100的概略框图。

图2是示出控制电路31的一例的电路框图。

图3是用于说明图2中的各信号的图。

图4是示出标准(normal，正常)区域21的写入例程的流程图。

图5是式出标准区域21的擦除例程的流程图。

图6是示出OTP区域22的写入例程的流程图。

图7是OTP区域22的擦除例程。

图8是示出图1的半导体集成电路装置100的各部分的处理动作的一例的流程图。

图9是示出各程序可否改写标准区域21和OTP区域22的图。

具体实施方式

根据一实施方式，半导体集成电路装置具备：非易失性存储器，存储部，以及运算部。非易失性存储器具有第一及第二区域。存储部存储第二程序，该第二程序用于从外部向上述第一区域下载第一程序。运算部执行上述第一及上述第二程序。对上述第一区域，能通过上述第一程序来写入和擦除，对上述第二区域，不能通过上述第一程序来擦除。

下面，参照附图，对半导体集成电路装置和存储器的管理方法的实施方式进行具体说明。

图1是一实施方式的半导体集成电路装置100的概略框图。该图的半导体集成电路装置100例如为搭载在便携式电话机上的IC。

半导体集成电路装置100具备：电源端子VDD，接地端子GND，时钟端子CLK，重置端子RST，输入输出端子I/O。向电源端子VDD和接地端子GND之间提供电源电压。从外部分别向时钟端子CLK和重置端子RST输入时钟信号和重置信号。输入输出端子I/O例如从外部输入程序。除此之外，半导体集成电路装置100也可以还具备各种端子，例如为了高速进行数据通信而具备用于输入输出模拟信号的SWP端子(未图示)。

此外，半导体集成电路装置100具备：ROM(Read Only Memory，存储部)1，EEPROM2，逻辑电路3，以及CPU(中央处理单元，运算部)4。半导体集成电路装置100也可以具备模拟电路和RAM(未图示)，该模拟电路在与逻辑电路3之间收发数据，该RAM暂时存储数据。此外，也可以不是EEPROM2，而是其他非易失性存储器。