[发明专利]一种电源过压保护结构及其制备方法

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种电源过压保护结构及其制备方法。

背景技术

对于半导体集成电路来说，稳定的输入电源是保证其安全可靠工作的基本条件，但在实际情况下，电源波动是一种正常的现象，当电源波动使得加在半导体集成电路上的瞬时电压过高(又称电压过压)时，会导致半导体集成电路出现异常，甚至被损坏。因此，通常来说，半导体集成电路都需采取一定措施以防止电压过压而造成电路损坏。

对于特征尺寸在0.5um及以上的低端工艺制程来说，CMOS集成电路靠其本身很高的芯片耐压来克服电源过压，具体来说，靠CMOS集成电路的缓冲器件(Buffer)来克服电源过压，这是因为对于低端工艺制程来说，由于芯片的尺寸较大，因此缓冲器件的崩溃电压较高，其抗电压能力较强。当然，另一种办法是采用齐纳二极管或肖特基二极管等外部箝位组件，将电压尖峰限制在足够短的持续时间内，防止对器件造成任何损害。

但是上述通过加外部箝位组件的方法存在如下缺点：

(1)需要外加齐纳二极管或肖特基二极管等外部箝位组件，成本较高；

(2)集成电路的PCB也需要留出足够的空间给齐纳二极管或肖特基二极管等外部箝位部件，进一步增加了成本。

并且随着集成电路器件特征尺寸的减小，芯片本身的耐电压能力也随之减小，尤其当半导体集成电路的器件特征尺寸发展到0.18um及以下，芯片本身的耐电压能力已经非常小，从而导致芯片很难靠自身的耐压来抵抗电源过压。

因此，有必要提供一种更有效的电源过压保护结构。

发明内容

本发明的目的在于提供一种电源过压保护结构及其制备方法，以有效地保护集成电路芯片不因电源过压而损坏。

为解决上述问题，本发明提出一种电源过压保护结构，包括至少两个并联的电源过压保护单元，所述每个电源过压保护单元包括：

半导体衬底；

P型阱区，形成于所述半导体衬底内；

N型重掺杂区，形成于所述P型阱区内；以及

PESD注入区，形成于所述P型阱区与所述N型重掺杂区的交界处。

可选的，所述P型阱区通过硼离子或氟化硼离子注入形成。

可选的，所述硼离子或氟化硼离子的注入条件为：

注入能量：20～500KeV；注入剂量：2×10¹²～4×10¹⁴/cm²。

可选的，所述N型重掺杂区通过磷离子或砷离子注入形成。

可选的，所述磷离子或砷离子的注入条件为：

注入能量：30～70KeV；注入剂量：3×10¹³～3×10¹⁵/cm²。

可选的，所述PESD注入区通过硼离子注入形成。

可选的，所述硼离子的注入条件为：

注入能量：60～100KeV；注入剂量：1×10¹³～5×10¹³/cm²。

可选的，所述P型阱区接地，所述N型重掺杂区接电源电压。

可选的，所述每个电源过压保护单元的面积为60um×45um。

可选的，电源过压保护单元的个数为2～8个。

为解决上述问题，本发明还提出一种上述的电源过压保护结构的制备方法，该方法包括如下步骤：

制备多个电源过压保护单元；

将所多个述电源过压保护单元并联；其中，制备每个电源过压保护单元又包括以下步骤：

提供半导体衬底；

在所述半导体衬底上形成P型阱区；

在所述P型阱区内形成N型重掺杂区；

在所述P型阱区与所述N型重掺杂区的交界处形成PESD区。

与现有技术相比，本发明所提供的电源过压保护结构包括至少两个并联的电源过压保护单元，所述每个电源过压保护单元通过在P型阱区与N型重掺杂区的交界处形成一PESD注入区，从而使得所述P型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏。

与现有技术相比，本发明所提供的电源过压保护结构的制备方法通过在P型阱区与N型重掺杂区的交界处形成一PESD注入区，从而使得所述P型阱区与所述N型重掺杂区所形成的二极管的崩溃电压略高于电源电压，但又比现有的缓冲器件的崩溃电压低，因此在电源过压时，能有效地保护集成电路芯片不被损坏。

附图说明