[发明专利]绝缘体上硅器件及其制造方法

说明书

技术领域

本发明涉及到电子器件，特别是，绝缘体上硅器件。

背景技术

绝缘体上硅(SOI)晶片用以制造一些集成电路。SOI晶片包括较厚的半导体衬底或操作晶片，衬底上的绝缘层(氧化物埋层)，以及沉积在绝缘层上较薄的半导体层(SOI层)。通常，绝缘层包括0.1至3.0微米厚度的二氧化硅，SOI层包括0.1至25微米厚度的单晶硅层。

SOI层通常具有一定的导电率，该导电率与所掺杂的特定物质以及掺杂浓度相关。通常，SOI层的掺杂浓度最低，该掺杂浓度是用于在SOI层中形成半导体器件的一层所需的。可以通过在SOI层的某些区域增加更多的掺杂形成其他器件层，额外的掺杂剂超过SOI层的背景掺杂(原有掺杂)。在一个典型的SOI CMOS工艺中，例如，在SOI层引入N型和P型掺杂剂分别形成N阱区域和P阱区域。使用传统的掺杂技术，阱(well)区域从SOI层的表面向下扩散，这样，阱区域在SOI层表面附近具有最大的掺杂浓度，，并在SOI层内有一定程度的垂直延伸(结深)。这些阱区域的结深可在1.0至5.0微米的范围内。如果SOI层厚度小于结深，那么阱区域将向下延伸至SOI层和氧化物埋层(buried oxide layer)之间的界面。

正常工作时，SOI层的半导体器件承受阱区域电位与下方的衬底电位之差。衬底通常是偏置在IC的最低电位，阱区域偏置在相同或更高电位。如果P阱区域接触氧化物埋层的顶部，那么这个电位差的存在将导致在P阱中形成空穴积累区，该空穴积累区位于SOI层和氧化物埋层之间的界面处。如果N阱区域接触氧化物埋层的顶部，那么这个电位差的存在将导致在N阱中形成耗尽层，该耗尽层从SOI层和氧化物埋层之间的界面开始向上延伸至N阱中。在SOI层形成的N阱区域的耗尽层可能会导致寄生效应引起的工作问题。

发明内容

为克服上述缺点，本发明提供一种在绝缘层上形成耗尽屏蔽埋层的方法和半导体器件。

本发明的目的通过下述技术方案来实现：

本发明给出了一种在半导体衬底上的绝缘层上方形成耗尽屏蔽埋层的方法，其中所述耗尽屏蔽埋层形成于第一半导体层中，所述第一半导体层形成于绝缘层上，所述绝缘层形成于半导体衬底上，包括：在所述绝缘层上形成具有第一导电类型的阱区域；及注入第二导电类型的掺杂剂形成具有第二导电类型的埋层，所述埋层位于所述阱区域和所述绝缘层之间

本发明给出了一种在绝缘层上形成耗尽屏蔽埋层的方法，包括：在衬底上形成绝缘层；在所述绝缘层上形成第一半导体层；在所述第一半导体层内形成N阱；在所述第一半导体层内形成P阱，所述P阱与所述N阱相毗邻；使用推入工艺，将所述N阱和P阱扩散进入所述第一半导体层；以及在完成所述推入工艺后，在所述N阱和所述绝缘层之间注入P型层。

本发明给出了一种半导体器件，包括：衬底；绝缘层，位于所述衬底之上并毗邻所述衬底；半导体层，位于所述绝缘层之上并毗邻所述绝缘层；P型层，形成于所述半导体层内并毗邻所述绝缘层；以及N阱，位于P型层之上及半导体层内。

附图说明

图1示出了一个实施例的横截面视图；

图2示出了一个实施例的平面图；

图3示出了一个实施例的N阱和P阱的浓度梯度；

图4示出了根据一个实施例的工艺流程图。

具体实施方式

在下文所述的特定实施例代表本发明的示例性实施例，并且本质上仅为示例说明而非限制。在说明书中，提及“一个实施例”或者“实施例”意味着结合该实施例所描述的特定特征、结构或者特性包括在本发明的至少一个实施例中。术语“在一个实施例中”在说明书中各个位置出现并不全部涉及相同的实施例，也不是相互排除其他实施例或者可变实施例。

图1是一个实施例的简化横截面图，为说明方便而没有按照比例绘制图1。为了在描述实施例的另一个视图时提供参考系，说明了坐标系102，其中在所说明的平面中示出了X轴和Z轴。未示出的Y轴指向所说明的平面内。图1示出根据本发明绝缘体上硅(SOI)器件的一个实施例。衬底104上形成的氧化层106用以隔离在氧化层106上方的硅层105内形成的半导体器件。