[发明专利]使用多头解码器的多个级对密集型存储器阵列进行分层解码的设备和方法

权利要求书

1.一种方法，其包括：

解码地址信息并选择一个或一个以上第一类型阵列线，所述选择通过第一分层解码器电路在存储器阵列中进行，所述第一分层解码器电路包括至少两个分层级的多头解码器电路；

其中所述解码和选择包括：

使用第一级解码器电路来解码多个地址信号输入并且产生多个第一级经解码的输出；

耦合每一相应第一级经解码的输出到多个第二级多头解码器电路中的相应一个，每一所述第二级多头解码器电路提供相应的多个第二级经解码的输出；以及

耦合每一相应第二级经解码的输出到多个第三级多头解码器电路中的相应一个，每一所述第三级多头解码器电路提供耦合至所述存储器阵列的相应的多个第三级经解码的输出。

2.根据权利要求1所述的方法，其中所述储存器阵列包括具有至少两个存储器平面的三维存储器阵列，所述存储器阵列包括：

耦合到存储器单元的第一类型阵列线和第二类型阵列线；

相应的多个所述第一类型阵列线，其位于至少一个阵列线层中的每一者上；以及

相应的多个所述第二类型阵列线，其位于至少一个阵列线层中的每一者上。

3.根据权利要求1所述的方法，其中所述第二级经解码的输出横穿整个存储器阵列。

4.根据权利要求1所述的方法，其中针对选定的偏压条件和未选定的偏压条件中的至少一者，所述第二级经解码的输出被驱动到高于VDD的电压。

5.根据权利要求1所述的方法，其中：

所述存储器阵列包括三维阵列，所述三维阵列具有安置在衬底上的至少两个存储器平面，且进一步具有位于至少一个阵列线层上的相应的多个所述第一类型阵列线，且具有位于至少一个阵列线层上的相应的多个所述第二类型阵列线；以及

多个所述第二级多头解码器电路和所述第三级多头解码器电路中的至少一者安置在所述存储器阵列的横向范围内。

6.根据权利要求1所述的方法，其中：

所述多个第二级多头解码器电路安置在所述存储器阵列外部；以及

所述多个第三级多头解码器电路安置在所述存储器阵列下方。

7.根据权利要求1所述的方法，其中所述第二级多头解码器电路中的每一相应的第二级多头解码器电路包括相应的多个第二级驱动器电路，每一第二级驱动器电路包括：

输入，其耦合到所述第一级经解码的输出中的所述相应一者；以及

输出，其耦合到所述相应的多个第二级经解码的输出中的对应一者；

每一第二级驱动器电路用于选择耦合到其输入的所述第一级经解码的输出时将其输出耦合到多个第一偏压节点中的关联的一者，且在其它情况下用于将其输出耦合到多个第二偏压节点中的关联的一者。

8.根据权利要求7所述的方法，其中所述第一分层解码器电路进一步包括：

第一多个第二级偏压电路，其用于分别在所述多个第一偏压节点上产生合适条件；以及

第二多个第二级偏压电路，其用于分别在所述多个第二偏压节点上产生合适条件；以及其中：

所述第一偏压节点中的至少一者上的所述合适条件是选定的第二级经解码输出偏压条件；以及

所述第一偏压节点中的至少另一者上的所述合适条件是未选定的第二级经解码输出偏压条件。

9.根据权利要求8所述的方法，其中所述第二级驱动器电路分别包括：

第一晶体管电路，其用于在选择耦合到所述输入的所述第一级经解码的输出时将所述第二级驱动器电路的所述输出耦合到所述多个第一偏压节点中的关联的一者；以及

第二晶体管电路，其用于在未选择耦合到所述输入的所述第一级经解码的输出时将所述第二级驱动器电路的所述输出耦合到所述多个第二偏压节点中的关联的一者；

其中所述第一晶体管电路包括具有相反导通类型的两个并联连接的晶体管装置。