[发明专利]防毛刺时钟选择器的时序优化方法及其电路

说明书

技术领域

本发明涉及数字集成电路领域中用于ASIC芯片的时钟切换电路，尤其涉及一种防毛刺时钟选择器的时序优化方法及其电路，相较于传统的防毛刺时钟选择器切换电路，具有时钟信号的上升、下降时间更加对称的特点。

背景技术

随着SoC和ASIC技术的高速发展，设计的复杂度和集成度也大幅增长。在同一系统用到多个时钟源的需求变得非常的普遍，时钟源之间的动态切换功能越来越常见，因此具有防毛刺功能的时钟切换电路就大量出现在系统中。图1所示为此种传统防毛刺时钟选择器电路，其基本结构为：输入端A、B为两路输入时钟，S端为时钟选择控制端，Resetn端为时钟选择器的复位端，输出端Y为时钟选择器的输出时钟。前面的与门和两级寄存器构成了时钟选择器的选择电路，后面的两级门电路构成了两路时钟的选择和门控电路。其基本原理为当时钟从一路切换到另一路的时钟，选择信号要经过时钟信号的两级同步，这样就有效消除了时钟切换时的毛刺。

发明内容

本发明的目的是针对传统的防毛刺时钟选择器进行结构上的优化，提供一种防毛刺时钟选择器的时序优化方法及其电路，其技术方案是：一种防毛刺时钟选择器的时序优化方法，防毛刺时钟选择器设有两路时钟信号输入端、时钟选择信号控制端、复位信号端、一个非门以及第一、第二两个与门，第一与门后续连接第一、第二两级寄存器，第二与门后续连接第三、第四两级寄存器，其中，第二寄存器的输出与一路输入时钟作为第三与门的输入端，第四寄存器的输出与另一路输入时钟作为第四与门的输入端，第三与门和第四与门的输出端作为一或门的输入端，或门的输出端为防毛刺时钟选择器的输出时钟，其特征是：用第一、第二、第三3个与非门分别替换第三与门、第四与门及或门，当一路选通时，电路等效于时钟信号经过第一、第二与非门与第三与非门构成的两级反相器结构，两级与非门结构前后逻辑相同，两级与非门中间逻辑相反，时钟信号的上升时间和下降时间都为一个与非门的上升时间和下降时间之和，保证了时钟信号的上升时间和下降时间匹配。

根据上述方法设计的防毛刺时钟选择器的时序优化电路，一路输入时钟分别连接第一、第二寄存器的时钟输入端及第一与非门的一个输入端，第一寄存器的输出端与第二寄存器的数据输入端相连，第二寄存器的输出端连接第一与非门的另一个输入端；另一路输入时钟分别连接第三、第四寄存器的时钟输入端及第二与非门的一个输入端，第三寄存器的输出端与第四寄存器的数据输入端相连，第四寄存器的输出端连接第二与非门的另一个输入端；时钟选择信号连接非门输入端，非门输出端连接第一与门的一个输入端，第一与门的另一个输入端连接第四寄存器的输出非端，第一与门的输出端连接第一寄存器的数据输入端；时钟选择信号还连接第二与非门的一个输入端，第二与非门的另一个输入端连接第二寄存器的输出非端；复位信号分别连接第一、第二、第三、第四寄存器的复位清零端；第一、第二与非门的输出作为第三与非门的输入端，第三与非门的输出端为防毛刺时钟选择器的输出时钟。

本发明的优点及显著效果：本发明通过对传统防毛刺时钟切换电路结构上的修改，实现使时钟信号的上升下降时间更加对称的优化，在需要时钟上升沿和下降沿同时采样的系统中，能够有效提高系统频率。本发明只是针对传统防毛刺时钟选择器后面的两路时钟的选择和门控电路结构进行了修改替换，将两个与门作为后级或门输入的结构改为两个与非门作为后级与非门输入的结构。根据数字逻辑的基本原理，改进前后逻辑关系没有变化。

附图说明

图1是传统防毛刺时钟选择器电路结构图；

图2是本发明防毛刺时钟选择器电路结构图；

图3是改进前传统最后两级门电路结构；

图4是本发明改进后的最后两级门电路结构；

图5是同时存在正负沿采样的寄存器连接示意图。

具体实施方式

本发明改进后的电路结构如图2所示，输入时钟A连在寄存器1、2的时钟输入端(CK端)，寄存器1的输出端Q与寄存器2的数据输入端D相连，时钟信号选择S经过非门与寄存器2的输出非端相与，连到寄存器1的数据输入端D。输入时钟B连在寄存器3、4的时钟输入端(CK端)，寄存器3的输出端Q与寄存器4的数据输入端D相连，时钟信号选择S与寄存器4的输出非端相与，连到寄存器3的数据输入端D。输入时钟A与寄存器2的输出端Q做与非操作，构成信号J，输入时钟B与寄存器4的输出端Q端做与非操作，构成信号K。J、K再经过一个与非门得到输出时钟Y。复位信号Resetn连到寄存器1、2、3、4的复位端(CLR端)。