[发明专利]半导体器件的制造方法

说明书

相关申请的交叉引用

这里通过参考引入2010年3月29日提交的日本专利申请No.2010-75428的全部公开内容，包括说明书、摘要和附图。

技术领域

本发明涉及半导体器件的制造方法，并且更具体而言，本发明涉及具有多层布线结构的半导体器件的制造方法。

背景技术

半导体器件日益微制造化。例如，已经使半导体器件的布线缩小尺寸到约为100nm或更小的最小尺寸。在多层布线技术中，由于RC(电阻-电容)延迟引起的对于器件特性的影响已经成为更加严重的问题。作为应对RC延迟的措施，已经开发了Cu(铜)/低介电常数膜(低k膜)布线技术。k值不小于2.5且不大于3.1的低k材料诸如SiOCH(掺碳的SiO₂)已经投入实用。对于下一代以及下下一代的半导体器件，要求低k材料具有更低的介电常数。出于这个理由，开发了在低介电常数膜中具有孔的多孔低k材料等。

然而，这样的低k材料对于使用化学剂或等离子体的工艺(例如蚀刻或灰化)具有低抵抗性。当低k材料经受蚀刻或灰化的时候，低k材料往往变差。即，低k材料的介电常数可能增加，或可能使该膜退化。

低k膜对于使用化学剂或等离子体的工艺具有低抵抗性，这使得难以控制通过蚀刻低k膜形成的布线图案。例如，为了控制布线的深度(厚度)，难以高精度地将低k膜仅蚀刻成期望的深度。结果，往往不利地发生所形成布线的厚度的变化，导致布线电阻的变化，于是导致流过布线的电流量的变化。这样一种现象降低了半导体器件的可靠性。

此外，当执行去除用于形成布线沟槽图案的抗蚀剂的工艺(灰化)时，可能损坏布线沟槽图案的内部，从而增加布线的RC延迟，同时伴有介电常数的增加，并且由于发生泄漏电流而引起布线之间的耐受电压变差。因此，有可能使半导体器件的可靠性退化。

作为用于使用上述低介电常数膜形成多层布线的技术，常规地公开了以下制造方法。

例如，日本未经审查专利公开No.2009-4408(专利文献1)公开了用于形成在低介电常数膜中的布线沟槽图案和用于将沟槽图案电耦合至下层布线的通孔图案(过孔图案)这两者的方法。当在先前形成过孔图案后通过蚀刻形成布线沟槽图案时，使用预定的气体通过等离子体去除蚀刻产生的膜和在图案内壁之上形成的损坏层。以此方式，改善了在图案中形成的布线的可靠性。

例如，日本未经审查专利公开No.2007-335450(专利文献2)公开了用于使用多层抗蚀剂形成双大马士革结构的方法。日本未经审查专利公开No.2006-32864(专利文献3)公开了用于使用多层掩膜形成双大马士革结构的方法。日本未经审查专利公开No.2008-218959(专利文献4)公开了一种蚀刻方法，这种蚀刻方法能够使所实现的蚀刻产生优良的工艺形状，而不损坏作为具有低介电常数的层间绝缘膜的添加有氟的碳膜。日本未经审查专利公开No.2005-38967(专利文献5)公开了用于使用SiC膜或SiO₂帽层膜形成接触层的方法。

[相关的背景文献]

[专利文献]

[专利文献1]

日本未经审查专利公开No.2009-4408

[专利文献2]

日本未经审查专利公开No.2007-335450

[专利文献3]

日本未经审查专利公开No.2006-32864

[专利文献4]

日本未经审查专利公开No.2008-218959

[专利文献5]

日本未经审查专利公开No.2005-38967

发明内容

如以上所述，例如在日本未经审查专利公开No.2009-4408中公开的多层布线结构的制造方法采用了等离子体工艺，利用适当的气体来去除可能降低布线可靠性的薄膜，例如蚀刻形成的膜或在用于过孔的布线或图案的内壁之上形成的损坏层。

在日本未经审查专利公开No.2009-4408中公开的技术中，执行两步法工艺，包括：首先形成SiO₂膜，作为用于形成布线沟槽图案的硬掩膜(掩膜层)；然后，使用硬掩膜对NCS膜进行干蚀刻。然而，当形成SiO₂膜的硬掩膜时，蚀刻了在SiO₂膜正下方的SiCOH膜的部分，这可能使在最终形成的布线沟槽图案的深度方向的形状或厚度的精度下降。