[发明专利]基于跟踪耦合电容的SRAM写能力增强技术

说明书

技术领域：

本发明涉及一种负压产生电路，尤其是一种基于跟踪耦合电容的SRAM写能力增强技术，应用在深亚微米SRAM存储器设计。

背景技术：

随着工艺的不断等比例缩小，存储单元尺寸也不断缩小，工作电压从3.5V降到1V以下。随着工作电压的降低，存储器的功耗也会降低。但存储器的写入数据能力也在下降，为了提高存储器在低压时的写能力，位线采用负压写入技术。业界普遍采用MOS电容的耦合作用来产生负压。采用MOS电容方式时，要达到一定的负电压，MOS电容的尺寸比较大。另外MOS电容产生的负压一般都位于存储器底部的写电路，穿过位线复选电路的MOSFET后，再传输到存储阵列的远端。由于MOSFET电阻和线电容的影响，在储存阵列远端的负压幅度要小于底端负压幅度，负压提升写能力的效率降低。采用MOS耦合电容的方式，在存储器编译器(Memory Compiler)设计中，当存储阵列增长或减少时，需要频繁的调整MOS耦合电容的尺寸来产生恒定的负压。

发明内容：

为了解决上述技术问题，本发明提供了一种基于跟踪耦合电容的SRAM写能力增强技术。

本发明解决其技术问题所采用的技术方案是：一种基于跟踪耦合电容的SRAM写能力增强技术，在小容量存储器的存储单元内设有位线和互补位线的耦合线和互补耦合线，所述耦合线、互补耦合线与位线、互补位线属于同一金属层次，所述位线和耦合线之间的耦合电容值与位线的总电容值之间的比值为N，互补位线和互补耦合线之间的耦合电容值与互补位线的总电容值之间的比值为M，该N与M的值总相等，并且随着存储阵列的增长，该N与M的值保持不变，从而实现产生恒定负压。

本发明的所提供的另一种基于跟踪耦合电容的SRAM写能力增强技术，在分块大容量存储器的存储单元内设有全局位线和全局互补位线的耦合线和互补耦合线，所述耦合线、互补耦合线与全局位线、全局互补位线属于同一金属层次，所述全局位线和耦合线之间的耦合电容值与位线总电容值之间的比值为R，全局互补位线和互补耦合线之间的耦合电容值与互补位线总电容值之间的比值为Q，该R与Q的值总相等，并且随着存储阵列的增长，该R与Q的值几乎保持不变，所述位线总电容值为局部位线电容值与全局位线电容值的总和，所述互补位线总电容为局部互补位线电容值与全局互补位线电容值的总和。

本发明通过应用耦合位线，并且使其耦合效率总保持相同的比值，所以能够产生恒定负压。由于耦合线与位线是并行贯穿存储阵列的，使得远端负压耦合的效率不会降低，从而产生的恒定负压来提高SRAM的写能力技术。

附图说明：

图1为带耦合线用于小容量Register File设计中的6T-SRAM电路图。

图2为带耦合线用于大容量SRAM设计中的存储阵列电路图。

图3为使用本发明的小容量存储器Register Filer设计中架构图。

图4为使用本发明的小容量存储器Register File的另外一种架构图。

图5使用本发明的分块大容量SRAM(Multi-Bank SRAM)架构图。

图6使用本发明的分块大容量SRAM设计中的另外一种架构图。

图7使用本发明的分块大容量SRAM的时序关系图。

图中：1、负压跟踪电路(NBL Replica Column)；2、负压控制电路(NBL Timing Control)；3、行地址解码器(Column Address Decoder)。

具体实施方式：