[发明专利]一种降低电压纹波的方法

说明书

技术领域

本发明主要涉及电源完整性领域，包括所有的以高速运算、信号转换、数据存储为主要工作的芯片。比如：CPU、南北桥、SAS RAID卡、网卡等等。这些芯片具有上Gbps的运算存储逻辑速度，对电源的高频阻抗具有较高的要求。

背景技术

目前，高速信号的速度的不断提升，如PCIe总线的速度已经从Gen 1的2.5GHZ，Gen 2的5GHZ已经提升到PCIe Gen3的8GHZ；USB总线已经从USB2.0的480MHZ提升到USB3.0的5GHZ……信号完整性的重要性已经越来越引起电子设计工程师的重视。

电源完整性设计对于信号完整性的重要性不言而喻，电源质量越小，纹波越小，信号的质量就会更加得到保证。我们设计提高电源完整性的最终目的也是为了提高信号的完整性。

电压的纹波对于电源完整性来说是一个十分重要的方面。我们将着重于研究一种降低电压纹波的方法。

发明内容

本发明的目的是提供一种降低电压纹波的方法。

本发明的目的是按以下方式实现的，具体步骤是：通过增加谐振频率在26MHZ左右的电容来压低阻抗，即在靠近电源芯片U1的电源管脚1小于200mil的范围内，增加1个或多个47nF电容，通过增加47nF滤波电容之后测量电压纹波由原来的295mV降低为69mV，电压纹波有了近6倍的明显改善。

本发明降低纹波电压方法的优异效果

通过频域仿真目标阻抗的途径可以找到电压纹波偏大的问题点，解决问题，降低纹波，提高了电源完整性质量。这样就可以进一步提高信号完整性质量、降低EMI。电压纹波比较参数如下表所示。

附图说明

图1说明频域内电压的目标阻抗曲线图；

图2是改善电压纹波电路原理图。

具体实施方式

参照说明书附图对本发明的方法作以下详细地说明。

具体步骤是：通过增加谐振频率在26MHZ左右的电容来压低阻抗，即在靠近电源芯片U1的电源管脚1小于200mil的范围内，增加1个或多个47nF电容，通过增加47nF滤波电容之后测量电压纹波由原来的295mV降低为69mV，电压纹波有了近6倍的明显改善。

实施例

我们在观察电压纹波的时候，一般的都是通过示波器量测一段时间的电压波形。我们在实验室量测一个1V的电压波形时，其纹波电压已经达到了295mV，如表1所示，明显超出5％的电压纹波规范。

从时域的波形可以比较直观的看出其电压纹波比较大，不符合我们对电压质量的要求。但是我们不能从其波形看到问题点，比如说纹波那么大是由于什么原因造成的。这就需要我们借助其他的手段或者说方法来找到问题点。

频域里观察电源网络(Power Net)的目标阻抗(Target Impedance)是一个非常有效地方法。我们在时域里的量测波形无法找到问题点，但是在频域里我们可以一目了然的看到是什么原因造成的电压纹波偏大。

图1为我们使用Sigrity公司的PowerSI软件仿真得到的频域里的目标阻抗曲线。曲线A为P1V0的原始设计目标阻抗曲线。可以明显看出在26MHZ左右的频率上其电源阻抗偏大(对于电源来说更高频率的阻抗可以忽略)，而在1MHZ左右的频率上其目标阻抗非常小。

这样，我们就很容易找到纹波电压较高的问题点，在于其电源网络的滤波电容搭配在26MHZ频率的频率段起的滤波作用比较小。我们就可以根据问题的出处对症下药，通过增加谐振频率在26MHZ左右的电容来压低阻抗。

如图1的曲线C所示，为我们在靠近芯片U1的电源管脚小于200mil的范围内，多加47nF电容(经过频率阻抗分析仪测得47nF的谐振频率在25MHZ左右)后的目标阻抗曲线。如图2所示，C245、C257为在更新后的电路原理图中新加的47nF电容，它们在PCB板上的添加位置如图2右图所示，为在U1芯片PCB板正下方的Bottom层。由图1曲线C可以看出电源的阻抗在26MHZ左右有了大幅下降，如表1所示，加了47nF滤波电容之后测量电压纹波为69mV，电压纹波有了近6倍的明显改善！

如果不是从频域里观看目标阻抗的方法去分析纹波电压，就会比较盲目。如

图1所示的曲线B，是在如上所述的相同位置加了两颗1uF的电容后得到的目标阻抗，它相对于原始设计来说也有所改善，但是效果不是十分明显。表1是其对应的电压量测波形。其纹波减小到188mV。

仿真及测试环境

仿真软件：Sigrity SpeedXP9.1 PowerSI

示波器：Tek DPO7054

除说明书所述的技术特征外，均为本专业技术人员的已知技术。