[发明专利]对精简标准单元库进行优化的方法

说明书

技术领域

本发明涉及65纳米集成电路制造工艺和版图设计技术领域，具体涉及一种对精简标准单元库进行优化的方法。

背景技术

标准单元库是LSI/VLSI自动化设计的必要条件，从前端功能仿真到后端版图实现支撑着整个自动化设计流程。当集成电路的特征尺寸降到65纳米的时候，IC制造技术遇到了空前的挑战，由于设计规模越来越大，复杂度越来越高。可制造性已经成为了集成电路设计的一个重要考虑因素，从现有的设计流程来说，65纳米标准单元的设计技术也面临重大挑战。对标准单元库进行针对可制造性优化是一个最关键的步骤。

传统标准单元库的建立原则是希望选择尽可能丰富的单元类型，使得电路综合工具在综合过程中有更多的选择，实现以最小的代价满足速度、功耗和面积等各种约束条件。但是，这样的标准单元库使得纳米加工时图形数据样式繁琐，数据处理量巨大，不利于电路光刻，使可制造性问题面临更加复杂的挑战，直接影响生产的效率。

实际上，在含有400个单元以上的标准单元库中，并非每个单元对于逻辑功能的实现都是必需的。一般来说，高驱动能力的单元是为了满足紧张的时序要求，而多输入单元则是为了降低面积。对于功耗，标准单元库中一般对每个单元都设计有低功耗类型，这种单元的驱动能力一般是最小的，而且对于这种单元的使用有一定的技巧，在没有专门的低功耗设计要求情况下一般是不使用的。而业界的一致看法是，几百万门以下规模的设计是不需要低功耗设计的，因此低功耗单元的使用率较低。而一个标准单元库必须包括哪些单元并没有一个确定的标准，都是靠经验来设计的，大多数单元的功能都可以用基本单元来实现。

因此，当一个标准单元库的规模缩小到一定程度时，其在速度，功耗，面积方面依然是可以接受的，这样就会简化可制造性问题，减少数据处理量，很大程度的提高了生产效率。

发明内容

(一)要解决的技术问题

为了解决现有技术中先进ASIC数字电路的设计和可制造性问题，本发明提供一种对精简标准单元库进行优化的方法。

(二)技术方案

为了达到上述目的，本发明采用的技术方案为：

一种对精简标准单元库进行优化的方法，该方法包括：

选择实现所需电路功能的基本单元，该基本单元至少包括反相器、缓冲器、基本门单元、混合门单元、运算单元和时序单元；

在精简标准单元库中增加延迟单元、上拉/下拉单元、填充单元、电容填充单元、衬底链接以及天线效应抑制单元；

采用逻辑分解方式选择多输入逻辑；以及

采用驱动分解方式实现多驱动能力。

上述方案中，所述选择实现所需电路功能的基本单元的步骤，是在确保能实现所需电路功能的要求下选择需要的基本单元，通过对这些基本单元进行适当逻辑组合，能够遍历所有的复杂逻辑。

上述方案中，所述延迟单元、上拉/下拉单元、填充单元、电容填充单元、衬底链接以及天线效应抑制单元，是用于满足前后端的设计需求，保证精简标准单元库中必须实现的功能而在精简标准单元库中增加的功能单元。

上述方案中，所述采用逻辑分解方式选择多输入逻辑的步骤中，对于4输入逻辑采用由两个2输入逻辑实现，或者采用1个3输入逻辑和一个1输入逻辑实现。

上述方案中，所述采用逻辑分解方式选择多输入逻辑的步骤中，对于5输入逻辑采用由一个2输入逻辑和一个3输入逻辑实现。

上述方案中，所述采用驱动分解方式实现多驱动能力的步骤中，对于反相器和缓冲器，单独设计了X4、X8和X16，以缓解时序的紧张；对于其他逻辑功能的更高驱动实现，采用将现有逻辑并联或者级联的方式来实现高驱动逻辑。

(三)有益效果

与现有技术相比，本发明技术方案产生的有益效果为：

1、本发明通过精简标准单元库数量，采用尽可能少的、真正需要的单元来实现标准单元库的搭建，减少了版图图形形状的个数，有利于光刻友好，使可分辨率增强，提高了电路的可制造性。

2、本发明运用和传统标准单元库相反的思路，采用尽可能少的、频繁需要的单元来实现尽可能复杂的逻辑，从而在电路的性能和实现复杂度上面做折中，减少了版图图形形状的个数，有利于光刻友好，使可分辨率增强，提高了电路的可制造性和实现的高效性，又在一定程度上保证了电路的性能。

附图说明

图1为依照本发明实施例的优化精简标准单元库的方法流程图；

图2为依照本发明实施例的65纳米精简标准单元库单元列表的示意图；