[发明专利]半导体存储器件和具有所述半导体存储器件的存储系统

权利要求书

1.一种半导体存储器件，包括：

内部时钟信号发生器，所述内部时钟信号发生器被配置为通过对外部时钟信号的频率进行分频来产生内部时钟信号；

默认潜伏时间确定器，所述默认潜伏时间确定器被配置为确定在输出信号时的默认潜伏时间；以及

潜伏时间反映器，所述潜伏时间反映器被配置为针对连续命令中的每个，响应于半潜伏时间选择信息信号而选择性地将等于所述内部时钟信号的半个周期的半潜伏时间附加至所述默认潜伏时间。

2.如权利要求1所述的半导体存储器件，其中，所述内部时钟信号是通过将所述外部时钟信号的频率进行2分频而获得的时钟信号。

3.如权利要求1所述的半导体存储器件，其中，在4比特突发长度传输模式或8突发长度即BL8传输模式中，所述连续命令的传送之间的时钟间隙相同。

4.如权利要求3所述的半导体存储器件，其中，所述潜伏时间反映器被配置为响应于所述默认潜伏时间来锁存数据而不将锁存数据延迟等于所述外部时钟信号的一个时钟周期的延迟，并响应于所述半潜伏时间选择信息信号来将所述锁存数据或延迟了的所述锁存数据输出。

5.如权利要求1所述的半导体存储器件，其中，在10比特突发长度即BL10传输模式中，在所述连续命令中的连续的命令之间用第一间隙和与所述第一间隙不同的第二间隙来交替地传输所述连续命令。

6.如权利要求5所述的半导体存储器件，其中，所述第一时钟间隙和所述第二时钟间隙分别对应于所述外部时钟信号的四个时钟周期和六个时钟周期。

7.如权利要求5所述的半导体存储器件，其中，所述潜伏时间反映器被配置为针对所述命令中的交替的命令来选择性地将所述半潜伏时间附加至所述默认潜伏时间。

8.如权利要求1所述的半导体存储器件，其中，所述潜伏时间反映器被配置为当所述命令之间的时钟间隙是所述外部时钟信号的四个时钟周期时，将所述半潜伏时间附加至所述默认潜伏时间。

9.如权利要求1所述的半导体存储器件，其中，所述潜伏时间反映器被配置为当所述命令之间的时钟间隙是所述外部时钟信号的六个时钟周期时，不将所述半潜伏时间附加至所述默认潜伏时间。

10.如权利要求1所述的半导体存储器件，其中，所述潜伏时间反映器被配置为针对所述连续命令之中第一个发生的命令，不将所述半潜伏时间附加至所述默认潜伏时间。

11.如权利要求1所述的半导体存储器件，其中，所述默认潜伏时间由模式寄存器组MRS来设定。

12.如权利要求1所述的半导体存储器件，其中，所述半潜伏时间选择信息信号是经由引脚而施加的。

13.一种半导体存储器件，包括：

内部时钟信号发生器，所述内部时钟信号发生器被配置为通过对外部时钟信号的频率进行分频来产生内部时钟信号；

潜伏时间控制器，所述潜伏时间控制器被配置为基于默认潜伏时间和列地址选通CAS潜伏时间来确定默认读取潜伏时间；

数据输出单元，所述数据输出单元被配置为响应于连续读取命令中的每个来锁存对应于突发长度的读取数据，且响应于所述默认读取潜伏时间来顺序地将锁存读取数据输出；

半潜伏时间选择信息信号输出单元，所述半潜伏时间选择信息信号输出单元被配置为针对连续命令中的每个来锁存半潜伏时间选择信息信号，并响应于所述默认读取潜伏时间来将锁存半潜伏时间选择信息信号输出；以及

数据输出控制器，所述数据输出控制器被配置为响应于所述半潜伏时间选择信息信号输出单元的输出信号来选择性地将从所述数据输出单元顺序地输出的所述锁存读取数据中的每个延迟等于所述内部时钟信号的半个周期的半潜伏时间，并将被选择性地延迟了所述读取数据输出。

14.如权利要求13所述的半导体存储器件，其中，所述内部时钟信号是通过将所述外部时钟信号的频率进行2分频而获得的时钟信号。

15.如权利要求13所述的半导体存储器件，其中，所述数据输出单元包括用于锁存与所述连续读取命令相对应的所述读取数据的多个管线锁存器。