[发明专利]半导体器件负偏置温度不稳定性的测试结构及测试方法

说明书

技术领域

本发明涉及半导体测试技术领域，尤其涉及一种半导体器件负偏置温度不稳定性的测试结构及测试方法。

背景技术

随着微电子器件几何尺寸的缩小，集成电路特性对微细缺陷更加敏感，各种工艺技术越来越接近其基本可靠性极限，可靠性问题越来越突出。其中，负偏置温度不稳定性(NBTI，Negative Bias TemperatureInstability)是影响MOS器件可靠性的重要因素。由NBTI效应引发的PMOS退化逐渐成为影响器件寿命的主要因素，它比由热载流子效应引发的NMOS寿命退化更为严重。

NBTI效应是由于在高温下(通常＞100℃)对PMOS栅极施加一定的负栅压偏置所造成的，并且这种情况在器件老化和工作过程中都可能遇到。NBTI效应造成的影响表现为饱和漏电流和跨导不断减小，阈值电压漂移不断增大，亚阈值斜率不断减小。这些参数的变化可能会增加时序电路中的信号延迟，从而导致时序漂移。在模拟集成电路，特别是在一些参数匹配的应用中，电路工作条件会对匹配的晶体管施加非对称的偏置应力，从而导致明显的参数失配，这将导致老化过程中成品率的降低和工作条件下器件性能的变坏。有机构预测，当MOS器件的栅氧厚度小于一定数量后，NBTI效应将超过其它各种因素的影响，成为器件寿命的主要影响机制。

因此，为了准确地评估产品及检验产品，目前的可靠性测试中一般都包括NBTI测试。

请参考图1至图2，其中，图1为传统的NBTI测试结构示意图，图2为传统的NBTI测试过程中器件栅极所加的电压示意图。如图1及图2所示，传统的NBTI测试首先在MOS器件的栅极g加应力负偏压Vstress，此时，栅极g接应力负偏压Vstress，体区b接地GND，即栅极电压Vg＝Vstress，体电压Vb＝GND；然后撤去所述应力负偏压Vstress，并加测试电压进行器件电性参数测试，此时，栅极g和漏极d均接测试电压Vmeasure，体区b和源极s均接地GND，即Vg＝Vd＝Vstress，Vb＝Vs＝GND，其中，Vd为漏极电压，Vs为源极电压；并且在撤去所述应力负偏压之后至加测试电压Vmeasure之前，所述栅极g上的偏压为零，即接地GND，通常将上述栅极接地GND的这一段时间称为等待时间Twait，这是由测试机台的硬件特性决定的。

然而，由于NBTI效应存在严重的恢复(Recovery)效应，即NBTI效应引起的电性参数衰退在撤去电场条件后最多可以恢复80％，即使是在电场条件撤去后的1秒钟以内，就可以恢复50％，而上述传统的NBTI测试方法在撤去应力负偏压至加测试电压的这一段过程中，栅极g是接地GND的，从而导致传统的NB TI测试存在严重的恢复效应，使得后续进行的器件电性参数测试不能准确地反映器件的NBTI效应造成的影响。

为了解决这一问题，目前采取的措施有：

(1)通过调整机台参数，尽量缩短等待时间Twait，然而由于等待时间Twait是由机台硬件决定的，因此缩短量有限；

(2)采用瞬时测试方法(On-the-fly method)，在该方法中，器件栅极所加的电压示意图如图3所示，在NBTI的测试过程中，器件栅极g的电压直接由应力负偏压Vstress降至测试电压Vmeasure，而不经过接地GND的过程，因此，可避免在NBTI测试过程中产生恢复效应。然而所述瞬时测试方法在进行硅片级可靠性(WLR，WaferLevel Reliability)测试时，需要特殊的源测量单元(SMU，Power SourceMeasure Unit)，所述源测量单元不能在传统的测试机台上使用；并且对于封装级可靠性(PLR，Package Level Reliability)测试来说，由于并行测试的限制，该瞬时测试方法很难得到应用。

因此，有必要对现有的NBTI测试进行改进。

发明内容

本发明的目的在于提供一种半导体器件负偏置温度不稳定性的测试结构及测试方法，以提高NBTI测试结果的准确性。

为解决上述问题，本发明提出一种半导体器件负偏置温度不稳定性的测试结构，其中，所述半导体器件包括栅极、源极、漏极以及体电极，所述栅极与一偏压输出装置相连，当所述栅极上加应力负偏压或测试电压时，所述偏压输出装置不影响所述栅极上的电压；当所述栅极上的电压由应力负偏压转向测试电压的期间或者由测试电压转向应力负偏压的期间，所述偏压输出装置向所述栅极输出一维持电压，且所述维持电压的值小于零。