[发明专利]硅纳米线晶体管器件可编程阵列及其制备方法

说明书

技术领域

本发明属于CMOS超大规模集成电路(ULSI)制造技术领域，特别涉及一种硅纳米线场效应晶体管(Silicon Nanowire Metal-Oxide-Silicon Field Effect Transistor，SNW MOSFET)六边形可编程阵列(Hexagonal Programmable Array)及其制备方法。

背景技术

半导体器件是制造电子产品的重要元件。半导体器件的更新换代推进了半导体技术的发展和半导体工业的进步，特别是对中央处理器CPU和存储器的性能提升。从上世纪末开始，芯片制造工艺发展十分迅速，先后从微米级别，一直发展到今天小于32nm的技术。

随着器件特征尺寸进入45纳米或更小，传统平面管器件的栅控能力逐渐减小，器件特性衰退，饱受短沟道效应的影响。在传统器件设计中栅氧厚度至多为几纳米甚至小于一纳米，如此薄的栅氧厚度会带来严重的栅泄漏电流，从而恶化器件的性能，可靠性以及大幅度增加器件的功耗；同时，如果通过工艺技术减小结深，不仅会给工艺实现方面带来巨大的挑战，另一方面，由于在器件制备的整个过程中，将不可避免的经历许多热过程，为制造浅结带来很多的困难。

为了解决上述一系列问题，器件设计者提出了多栅器件结构例如双栅，三栅和围栅器件来提高器件的栅控能力。在众多器件结构中，围栅结构具有最强的栅控能力，因为整个沟道被栅包围，当沟道长度缩小到纳米尺度时，围栅结构中的纳米线结构成为最有潜力的器件结构，因为这种围栅结构有利于器件迁移率和可靠性的提高，因此纳米线器件成为在场效应晶体管特征尺寸缩小到纳米尺度条件下的最为理想的器件结构。

同时，摩尔定律指出：集成电路上可容纳的晶体管数目，每隔18个月增加一倍，集成电路的性能也将提升一倍。随着半导体器件的特征尺寸不断减小，制约摩尔定律的主要因素从器件工作区的大小进而转向诸如源漏面积、引线等其他方面。在传统纳米线制造工艺中，源区(source)漏区(drain)会占有相当大的面积，它们等效为器件栅控有效沟道工作区(channel)的两倍大小。这无疑成为制约集成电路集成度进一步提高的一个非常重要因素。因此如何节约此部分面积，优化硅纳米线器件版图设计，已经成为当前高密度集成电路设计的重要课题。

发明内容

本发明的目的是弥补现有技术的空白，针对传统工艺，提供一种基于纳米线晶体管制造的优化方案，形成六边形可编程阵列，大幅度提高纳米线器件集成度，方便编程使用，实现超大规模，超高集成度的数字/模拟和数模混合电路。

本发明的技术方案如下：

一种基于硅纳米线场效应晶体管的六边形可编程阵列(如图1所示)，包括纳米线器件、纳米线器件连接区和栅连接区，纳米线器件以六边形排列构成一编程单元，相邻编程单元之间共用一个公共的纳米线器件，每个编程单元的中间部分为镂空区，所述纳米线器件(见图2)为硅纳米线场效应晶体管六边形可编程阵列的核心部分，呈圆柱形结构。纳米线器件包括硅纳米线沟道、栅介质层、栅区。栅介质层包裹硅纳米线沟道，栅区包裹栅介质层。硅纳米线沟道、栅介质层、栅区的长度取值一致，范围是5纳米～1微米。

所述硅纳米线沟道半径取值范围是3纳米～100纳米。硅纳米线沟道的掺杂浓度小于10¹⁵cm^-3，不掺杂或等效为不掺杂。

所述栅介质层厚度取值范围是0.5纳米～10纳米。

所述栅区厚度取值范围是10纳米～500纳米。

纳米线器件与纳米线器件连接区相连接，每个硅纳米线连接区连接3个纳米线器件，为高密度、多纳米线器件互联提供了基础。由于纳米线器件连接区位于纳米线器件两侧。纳米线器件连接区可同时作为此纳米线器件的源或漏，具体源漏的定义使用者自己定义。同时纳米线器件连接区下面存在一个硅支架，支撑整个纳米线器件网络。纳米线器件连接区尺寸依纳米线沟道尺寸/工艺条件取值，其尺寸比例如图1，2所示。对于CMOS工艺，同时具有N型和P型纳米线器件的电路结构来讲，纳米线器件连接区掺杂浓度小于10¹⁵cm^-3，不掺杂或等效为不掺杂。对于单独的NMOS工艺或PMOS工艺，全部器件为同种类型，可对纳米线器件连接区进行高浓度掺杂，掺杂浓度为10¹⁸～10²⁰cm^-3。

栅连接区为纳米线器件的栅区提供连接，使多根纳米线器件可以形成共栅结构。