[发明专利]一种基于时间电压转换的高精度脉宽比较装置

说明书

技术领域

本发明涉及一种用于射频集成电路芯片的锁相环的自动频率校准电路。 

背景技术

目前，在现代通信系统中， 射频芯片经常需要覆盖较宽的频率范围，并超出了VCO（Voltage control oscillator压控振荡器）通过调节电压所能覆盖的范围, PLL锁相环(Phase Lock Loop锁相环)为射频芯片提供本振，因此需要在较大的频率范围内均能正常锁定。通过给VCO增加可调节的电容阵列, 增大VCO频率可调节范围， 在较大频率范围VCO能够锁定且维持较小的VCO灵敏度, 保证系统的相位噪声不会恶化。 在锁相环系统上电且VCO与Divider(分频器)稳定后， 通过对参考时钟和分频器反馈时钟进行计数相同时间， 通过比较两个计数器值的大小，判断此时反馈时钟频率偏高或者偏低，如果反馈时钟频率偏高则增大电容阵列值进而降低VCO输出频率，如果反馈时钟频率偏低则减小电容阵列值进而增加VCO输出频率，改变电容阵列后计数器重新开始新一轮计数。 通过二进制搜索算法，找到最接近合理电容阵列配置。 这样经过几次完成自动频率校准。 但是由于参考时钟频率和反馈时钟频率相差并不大，因此需要计数较长时间才能分频其频率差别，导致锁相环输出时钟达到稳定时间太长不能满足通讯系统中对时钟频率快速切换的要求。 

发明内容

本发明的目的在于提供一种实现简单、可以实现频率快速自动校准的基于时间电压转换的高精度脉宽比较装置。 

为解决上述技术问题，本发明采用的技术方案为：基于时间电压转换的高精度脉宽比较装置，主要包括： 

时间电压转换-双沿鉴频鉴相器,其实现参考时钟Fref与分频时钟Fvco两时钟的双沿检测PFD功能，输出Fvco频率超前UP与Fvco频率滞后DN信号，DN与UP具体逻辑产生及特征为：

a) 当Fvco时钟上升边沿出现在Fref时钟边沿之前或者Fvco时钟下降边沿出现在Fref时钟边沿之后，DN输出高电平；

b) 当Fvco时钟上升边沿出现在Fref时钟边沿之后或者Fvco时钟下降边沿出现在Fref时钟边沿之前，UP输出低电平；

c) UP与DN不可能同时输出为高电平；

时间电压转换—电荷泵，其对时间电压转换-双沿鉴频鉴相器输出UP与DN产生不同方向电流，输出电流对充电电容C实现电流向电压的转换，由公式 ，有(1)；

时间电压转换—电压比较器，其对时间电压转换—电荷泵输出电压与参考电压比较，当输入电压比参考电压高时输出高电平，反之输出低电平；

时间电压转换—电容阵列调整模块，该模块根据时间电压转换—电压比较器的输出结果，改变开关电容阵列控制位。

所述的对电容阵列的调整控制，使用二进制搜索算法实现。 

由于采用了上述的结构，本发明多次对两输入时钟的上升沿与下降沿进行检测，因此只要调整好时间电压转换—电荷泵的充电电容C大小与时间电压转换—电压比较器的比较精度，就能显著提高分辨率,并能够在更短的时间内区分参考时钟和分频时钟的频率快慢，进而能够在更短的时间内找到合适的电容配置。 从而锁相环能够在较短的时间内锁定,大幅度减小自动校准时间，满足现代通讯系统对时钟频率快速切换的要求。 

附图说明

图１是锁相环的整体架构图。

图２是VCO频率-电压曲线图。 

图３是基于时间电压转换的高精度脉宽比较装置的电路框图。 

图４是时间电压转换—双沿鉴频鉴相器的电路框图。 

图5是时间电压转换—双沿鉴频鉴相器的双沿比较及工作状态转移图。 

图6是二进制搜索算法示意图。 

具体实施方式

下面结合图对本发明的具体实施方式作进一步详细的描述。 

本发明基于时间电压转换（TVC）高精度脉宽比较装置主要用于通讯系统的锁相环系统中，锁相系统整体框架如图1所示，主要包含如下模块： 

PFD(Phase Frequency Detector)鉴频鉴相器101，根据参考时钟和反馈时钟频率和相位的差别产生给电荷泵用的充电或者放电指示信号；

CP(charge bump)电荷泵102，根据PFD模块的输出进行充电或者放电；

LF(Loop filter)环路滤波器103，进行电流到电压的转换, 产生VCO的控制电压；