[发明专利]噪声过滤电路以及集成电路

说明书

技术领域

本发明是有关于一种芯片内(on-chip)噪声过滤电路，且特别有关于可对位于集成电路的电源在线的瞬变电压进行解耦合的一种噪声过滤电路。

背景技术

对集成电路而言，静电放电(electrostatic discharge，ESD)事件是重要的可靠度问题。为了符合组件级(component-level)的可靠度，芯片内静电放电保护电路被设置在互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)集成电路的输入输出单元(I/O cell)以及电源/接地单元内。对互补金属氧化物半导体集成电路的产品而言，除了组件级的静电放电问题之外，系统级(system-level)的静电放电问题也逐渐成为重要的可靠度问题，因此需要严谨的可靠度测试标准需求，例如电磁兼容性(electromagnetic compatibility，EMC)法规的系统级静电放电测试。一般而言，电子产品必须在接触放电(contact-discharge)测试下能承受+8kV的静电放电位准以及在空气放电(air-discharge)测试下能承受+15kV的静电放电位准，以便符合level 4的耐受要求。然而，高能量的静电放电会产生噪声，因此将会导致电子产品内互补金属氧化物半导体集成电路发生损害或故障。再者，即使互补金属氧化物半导体集成电路通过组件级的静电放电规格，例如具有±2kV的人体静电放电模式(human body model，HBM)、±200V的机器放电模式(Machine Model，MM)与±1kV的组件放电模式(Charged Device Model，CDM)，部分的互补金属氧化物半导体集成电路还是会很容易受到系统级的静电放电力影响。

对全面的组件级的静电放电验证而言，可藉由执行使用接脚对接脚(pin-to-pin)静电放电力以及电源对接地(VDD-to-VSS)静电放电力的两种静电放电测试来对集成电路的芯片的静电放电可靠度进行验证。上述两种静电放电测试常常会造成集成电路的芯片内的内部/核心电路有损害发生，例如部分未预料的静电放电电流会经由输入输出(I/O)接脚以及电源线流入内部/核心电路中。因此，在整个芯片的静电放电保护中，耦接于电源线以及接地线之间的噪声过滤电路是必要的。当输入(或输出)接脚在正对接地(positive-to-VSS，PS)模式或是负对电源(negative-to-VDD，ND)模式遭受到静电放电力时，噪声过滤电路能进一步在电源线以及接地线之间提供低阻抗路径，以便能有效地将静电放电的电流进行放电。

为了符合系统级的静电放电规格，有些方法被提供以整合多个离散噪声解耦合(decouple)组件或是板级(board-level)噪声滤波器至互补金属氧化物半导体的集成电路的产品中，以便在系统级静电放电测试下能对电子瞬变(transient)电压(能量)进行解耦合、旁路(bypass)或是吸收。可使用噪声过滤电路来增加系统级的静电放电耐受力，例如电容滤波器、磁珠(Ferrite Bead)、瞬变电压消除器(transient voltage suppressor，TVS)、电容-电感滤波器(LC-Like)及π形滤波器，如图1A-图1D所显示。在图1A-图1D中，噪声过滤电路100A-100D是由电阻R以及解耦合电容C以不同结构所组成。

通过选择适当的噪声过滤电路，互补金属氧化物半导体的集成电路可在系统级的静电放电测试下大大地提升系统级的静电放电耐受力。传统上，在噪声过滤电路内具有大面积/尺寸的离散噪声旁路组件能提供较佳的系统级的静电放电耐受力。然而，由于制程上的限制、晶粒尺寸的需求以及全部成本的考量，大面积/尺寸的离散组件很难被整合至单一芯片中。

因此，为了符合系统级的静电放电规格，需要具有强大瞬变干扰旁路能力而不需要大面积的芯片级噪声过滤电路。

发明内容

本发明的目的在于提供一种噪声过滤电路以及集成电路。

本发明提供一种噪声过滤电路，适用于一集成电路。上述噪声过滤电路包括：一解耦合单元，耦接至上述集成电路的一电源接合垫，用以相应于位于上述集成电路的上述电源接合垫的一瞬变电压，而产生一第一电流；以及一电流放大电路，耦接于上述解耦合单元以及上述集成电路的上述电源接合垫，用以根据上述第一电流，从上述集成电路的上述电源接合垫汲取出一第二电流。