[发明专利]一种CTCS点式应答器解调装置及其实现方法

权利要求书

1.CTCS点式应答器解调装置由4M天线、匹配电路、放大电路、带通滤波电路、AD采样模块、信号检波电路、FPGA、整流电路、过点检测电路组成，其中，FPGA由输入数据锁存模块、差分模块、CIC抽取滤波模块、补偿滤波器、FIR滤波器、信号判决模块、输出数据锁存模块、FSK使能模块、延时模块和同步提取模块组成；4M天线与匹配电路连接，再连接到放大电路，放大电路与带通滤波电路连接，经过三级放大电路和两级带通滤波电路后分两路，一路与AD采样模块连接，再连接到FPGA进行信号处理，另一路与信号检波电路连接，再连接到整流电路和过点检测电路；FPGA内部，输入数据锁存模块、差分模块、CIC抽取滤波模块、补偿滤波器、FIR滤波器、信号判决模块、输出数据锁存模块依次连接，FSK使能模块连接到输入数据锁存模块，延时模块分别连接到输入数据锁存模块和差分模块，同步提取模块分别连接到信号判决模块和输出数据锁存模块。

2.利用权利要求1所述的CTCS点式应答器解调装置实现解调的方法，其特征在于，应答器在收到27.095MHz的无线能量信号后，向周围空间辐射4M信号，应答器编程和测试设备的接收解调单元经过4M天线耦合接收，对接收到的信号经功放电路和带通滤波电路进行放大和带通滤波，经过AD量化成数字信号后并依据欧标的564KHz的时钟频率对接收到的信息进行FSK解调，把解调后和数据送给CPU解码单元，其中：

解调的具体步骤为：首先4M天线和匹配电路接收来自应答器的信号，经过三级放大和两级滤波送入解调电路，解调出564KHz的数据；

其次，用33.87M的时钟作为FPGA解调部分的基准时钟，信号送入FPGA后在解调的数据中提取同步时钟，作为数据的同步时钟；

同时另一路信号送入信号存在检测电路中，进行信号有无的检测同时产生使能信号SPI_EN，作为FPGA中的FSK使能信号，同时作为CPU接收数据的启动信号。

3.如权利要求2所述的CTCS点式应答器解调装置解调方法，其特征在于，所述的FPGA内部解调采用差分解调的方式，在采用差分解调的方式时，码元延时时长为一个码元宽度和信号自相乘的积，滤波器采用三级滤波器结构。

4.如权利要求2所述的CTCS点式应答器解调装置解调方法，其特征在于，所述滤波器采用三级滤波器结构，具体为：第一级数字滤波器采用CIC滤波器，进行15级抽取滤波，第二级滤波器采用补偿滤波器进行2倍抽取滤波，第三级滤波器采用FIR滤波器进行2倍抽取滤波，在对信号总共进行60倍抽取后，得到的数字信号使用判决模块进行判决，得到解调后的信号。

5.如权利要求1所述的CTCS点式应答器解调装置，其特征在于，所述的CTCS点式应答器解调装置具有通用性，不仅可以用在应答器编程测试设备上，也可以用在车载接收设备的应答器传输模块上。