[发明专利]浅沟槽隔离结构、其制作方法及基于该结构的器件

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及浅沟槽隔离结构、其制作方法及基于该结构的器件。

背景技术

随着半导体制造技术的飞速发展，集成电路制造工艺已经进入了22nm及以下技术节点时代，半导体器件的尺寸和半导体器件的隔离结构也随之缩小。在0.25μm的技术节点之后，半导体器件的有源区的元件之间的隔离区基本采用浅沟槽隔离（STI）工艺形成。

在现有技术中，形成STI结构的工艺基本包括如下步骤：

首先，如图1a所示，在衬底100表面上形成例如氧化硅+氮化硅复合层的钝化层102以及图案化的光致抗蚀剂层104。

然后，如图1b所示，以所示光致抗蚀剂层104为掩膜，刻蚀所述钝化层102，以露出衬底100，去除光致抗蚀剂层。

然后，如图1c所示，以刻蚀后的钝化层102为硬掩膜，刻蚀露出的衬底形成沟槽106。

接着，如图1d所示，在沟槽90侧壁和底部形成衬里氧化层108，再在浅沟槽中填充绝缘介质110，例如氧化硅,并用化学机械研磨(CMP)的方法使沟槽表面平坦化。

CMP之后，硬掩膜也会被去除，如图1e所示。

然而，随着器件的关键尺寸缩小到22nm节点以下，STI的填充将成为问题，且填充STI的工艺容差也将变得更窄。即便采用目前通用的高浓度等离子淀积(HDP)和更先进的高深宽比等离子（HARP）淀积工艺仍是如此。

另外，由于在刻蚀沟槽的过程中，硬掩膜的表面会被部分消耗掉，而剩余的硬掩膜表面变得粗糙，使得表面高度不均匀，尤其随着特征尺寸的减小，硬掩膜不均匀的表面变得更加明显。从图1e可以看到，在去除硬掩膜之后，会在基体区域与沟槽填充绝缘介质区域产生高度差（step height）H,通常具有30nm-50nm的高度。由于硬掩膜表面高度不均匀，会导致在同一晶片表面高度差不均匀。在接下来的工艺步骤中，在沟槽两侧的有源区表面形成栅极介质层和多晶硅层或金属层（针对目前高K金属栅结构）。由于在STI结构形成中存在的变化的高度差，多晶硅轮廓会变得不均匀，在之后对多晶硅的刻蚀后会有多晶硅残留物，而这些多晶硅残留物会产生损害STI隔离功能的短路或泄漏电流路径，使得集成电路的性能降低，从而导致可靠性问题和器件失效。

因此，希望一种新的STI隔离结构及其制作方法，其能够解决小尺寸沟槽的填充难题并且不存在上述高度差的问题。

另外，随着隔离结构的缩小，器件间的隔离效果变差。虽然在如1e所示的相同横向节距P（一个有源区加一个隔离区的横向宽度）的情况下,增加STI区的横向宽度D来提高隔离效果，但显然，这势必减小器件有源区114能够利用的有效面积，从而使器件特性下降。

因此，还希望一种新的STI隔离结构及其制作方法，其在保持良好隔离效果的同时又能保持器件的良好特性。

发明内容

为了解决上述问题，本发明第一方面提供一种制作浅沟槽隔离（STI）结构的方法，其特征在于包括如下步骤：提供半导体衬底；在所述半导体衬底上形成绝缘介质；借助掩膜，刻蚀部分绝缘介质以露出下面的半导体衬底，未刻蚀掉的绝缘介质构成STI区；以及在所述STI区之间的所述半导体衬底上外延生长半导体层作为有源区。

本发明第二方面提供一种浅沟槽隔离（STI）结构，其特征在于包括：半导体衬底；在半导体衬底上形成的图案化的绝缘介质，作为STI区；以及在所述STI区之间的半导体衬底上形成的半导体层，作为有源区，其中所述半导体层与所述半导体衬底的材料相同。

本发明第三方面提供一种CMOS器件，其特征在于包括如本发明的第一方面所述的浅沟槽隔离结构，其中在两个相邻有源区中分别形成PMOS晶体管和NMOS晶体管。

本发明的第四方面提供一种包括如本发明的第三方面所述的CMOS器件的动态随机存储器（DRAM）或闪存（Flash）。

总之，本发明利用先刻蚀后外延的工艺方法来完成STI结构的制作，既解决了小尺寸沟槽的填充难题，克服了STI高度差问题。并且可以通过刻蚀工艺调整STI的形状，获得了既能获得良好的隔离效果又能增大器件有源区的有效面积的STI结构，从而提高器件性能。

附图说明

通过参考以下描述和用于示出各个实施例的附图可以最好地理解实施例。在附图中：

图1a-1e是根据现有技术的STI结构的制作方法所得到的STI结构的截面图；

图2-5,6a-6d、7是根据本发明的STI结构的制作方法所得到的结构的截面图；