[发明专利]支持多个现场可编程门阵列下载数据的方法及装置

说明书

技术领域

本发明涉及现场可编程门阵列FPGA技术领域，尤其涉及一种支持多个现场可编程门阵列下载数据的方法、装置及FPGA。

背景技术

随着现场可编程门阵列(FPGA)的大量应用，一个单板有多个FPGA变得越来越常见。   其中，多个从FPGA通常采用串接的形式下载数据，以ALTERA stratix4系列的FPGA为例，如图1所示，外部设备通过主设备的DCLK引脚向FPGA1提供工作时钟，通过DATA0向主设备FPGA1提供下载数据，主设备FPGA1下载完数据后，通过引脚nCEO向FPGA2的nCE引脚输出低电平信号。FPGA2继续通过DCLK从外部设备获取工作时钟，通过引脚DATA0从外部设备获取下载数据，下载完数据后，通过引脚nCEO向后续FPGA的nCE引脚输出低电平信号，后续FPGA继续开始数据的下载。若有N个FPGA，N个FPGA下载完数据所需的时间是FPGA 1下载完数据所需时间的N倍，非常耗时。

为了缩短多个从设备FPGA下载数据所需的时间，现有的解决方案立足于提高从设备FGPA的下载速率，即提高多个从设备FPGA在串接形式下支持数据下载的最高时钟频率。但是基于实际的电路工作条件，电路的时钟频率不可能无限提高，且过高的时钟频率也会导致电路易受周遭电磁波的干扰。

即便提高了电路的时钟频率，现有的多个从设备FPGA在串接形式下存在信号分叉点，致使带来信号完整性无法保证的问题。已有数据表明，在与源端匹配的50M时钟频率下，信号遇到分叉点，如果出现长走线就可能带来无法弥补的信号完整性问题。而图1中主设备和多个从设备FPGA共用时钟线和数据线，即时钟信号和数据信号从外部设备输出后均遇到了分叉点，且一个分叉点还可引出多个分支，在这种情况下信号的完整性很难保证。

发明内容

本发明提供了一种支持多个FPGA下载数据的方法、装置及FPGA，以解决在缩短多个从FPGA下载数据所需的时间的同时如何保证信号完整性的技术问题。

为解决上述技术问题，本发明提供了一种支持多个FPGA下载数据的方法，包括：

主FPGA以并行方式向n个从FPGA传输时钟信号和数据，n为大于1的整数。

优选地，在所述主FPGA以并行方式向n个从FPGA传输时钟信号和数据的过程中，

所述主FPGA分别通过与各从FPGA间的专用时钟信号传输通道和专用数据传输通道向所述n个从FPGA传输所述时钟信号和所述数据。

优选地，所述方法还包括：

所述主FPGA分别通过与各从FPGA间的专用状态指示信号传输通道从各从FPGA获得所述n个从FPGA的状态指示信号。

优选地，在所述主FPGA以并行方式向n个从FPGA传输时钟信号和数据之前，所述方法还包括：

所述主FPGA从外部设备获得控制命令和供所述n个从FPGA下载的数据；

所述主FPGA根据所述控制命令产生时钟信号。

优选地，在所述主FPGA以并行方式向n个从FPGA传输时钟信号和数据之前，所述方法还包括：

所述主FPGA从外部设备获得时钟信号和供所述n个从FPGA下载的数据。

本发明还提供了一种支持多个现场可编程门阵列(FPGA)下载数据的装置，该装置包括主FPGA和n个从FPGA，所述主FPGA分别通过专用的传输通道与所述n个从FPGA相连，所述主FPGA包括传输模块，所述传输模块用于分别通过所述传输通道向所述n个从FPGA传输数据和时钟信号，其中，所述传输通道包括数据传输通道和时钟信号传输通道；所述从FPGA，用于通过与所述主FPGA相连的专用的传输通道从所述主FPGA接收数据和时钟信号。

优选地，所述主FPGA还包括：

数据缓存模块，用于缓存从外部设备获得的供所述从FPGA下载的数据；

控制命令存储器，用于保存从外部设备获得的控制命令；

时钟产生模块，用于根据所述控制命令存储器发送的控制命令产生时钟信号并发送给所述传输模块；

加载数据模块，用于根据所述控制命令存储器发送的所述控制命令将所述数据缓存模块缓存的数据发送给所述传输模块。

优选地，所述主FPGA还包括：

一路转多路模块，用于将从外部设备获得的时钟信号转换为n路时钟信号，并发送给所述传输模块；以及将从外部设备获得的数据转换为n路数据，并发送给所述传输模块。

优选地，所述传输模块，还用于分别通过与各从FPGA间的专用的状态指示信号传输通道从各从FPGA获得所述n个从FPGA的状态指示信号。