[发明专利]一种非对称栅MOS器件及其制备方法

说明书

技术领域

本发明涉及半导体工艺技术领域，尤其涉及一种非对称栅MOS器件及其制备方法。

背景技术

自从第一个晶体管发明以来，经过几十年的飞速发展，晶体管的横向和纵向尺寸都迅速缩小。据国际半导体技术蓝图(ITRS，International TechnologyRoadmap for Semiconductors)在2004年的预测，到2018年晶体管的特征尺寸将达到7nm。尺寸的持续缩小使晶体管的性能(速度)不断提高，也使得我们能够在相同面积的芯片上集成更多的器件，集成电路的功能越来越强，同时也降低了单位功能成本。

然而器件特征尺寸的不断减小也带来了一系列的挑战。当器件的特征尺寸进入到深亚微米以后，器件的短沟道效应(SCE，Short Channel Effect)、漏致势垒降低效应(DIBL，Drain Induced Barrier Lower Effect)、热载流子效应(HCE，Hot Carrier Effect)等日趋严重，从而使器件的性能退化。现有技术主要通过沟道工程来解决这些问题。沟道工程是通过沟道内的非均匀掺杂来提高器件的性能，所得到的沟道电场分布是连续的。

在沟道工程中，人们提出了许多新的沟道结构器件，如轻掺杂漏(LDD，Lightly Doped Drain)、Pocket和Halo结构等。轻掺杂漏结构可以有效地吸收漏端的电力线，降低器件的漏端电场，抑制热载流子效应。Pocket和Halo结构器件可以通过对源端进行局部重掺杂，抬高源端势垒，削弱漏端电场对源端势垒的影响，很好地抑制器件的阈值电压漂移、源漏穿通以及器件的DIBL效应。

但是上述LDD结构增加了器件源漏区的串联电阻，会使器件的驱动电流降低；Pocket结构中，当Pocket的注入剂量/能量增加时，器件的阈值电压升高，也使器件的饱和驱动电流降低，这都影响了器件的工作速度。

为了解决上述问题，目前提出了一种非对称栅场效应晶体管，所谓非对称栅场效应晶体管是指晶体管的源区与漏区的栅结构等不完全相同，进而使得载流子发射区(源区)与载流子收集区(漏区)产生电学和物理性能上的不对称性，从而可以使得晶体管的整体性能参数更加优化，对未来极小尺寸晶体管的优化设计有着特别重要的作用。

现有的制备非对称栅场效应晶体管的方法通常是在晶体管的源端与漏端形成厚度不一致的栅氧化层，通过调节源端与漏端的栅氧化层的厚度来调节沟道的电场分布，从而提高晶体管的综合性能。

然而，上述通过在晶体管的源端与漏端形成厚度不一致的栅氧化层来制备非对称栅场效应晶体管的方法在工艺上具有一定的难度，很难实现较好的控制。

因此，如何方便有效地制备出非对称栅纳米MOS器件，已成为目前业界亟需解决的技术问题。

发明内容

本发明的目的在于提供一种非对称栅MOS器件及其制备方法，以提高MOS器件的性能。

为解决上述问题，本发明提出一种非对称栅MOS器件，所述MOS器件的栅极为金属栅，且所述金属栅的功函数在所述MOS器件的源端与漏端不同。

可选的，所述金属栅为金属半导体化合物纳米线。

可选的，该MOS器件具体包括：

半导体衬底；

栅氧化层，形成于所述半导体衬底上；

栅极，形成于所述栅氧化层上，并且所述栅极的两侧形成有侧墙；以及

源漏区，形成于所述栅极两侧的所述半导体衬底内。

可选的，所述金属栅的长度为2～11nm。

可选的，所述半导体衬底为硅或绝缘层上硅，所述金属半导体化合物纳米线为金属硅化物纳米线。

可选的，所述半导体衬底为锗或绝缘层上锗，所述金属半导体化合物纳米线为金属锗化物纳米线。

同时，为解决上述问题，本发明还提出一种上述非对称栅MOS器件的制备方法，该方法包括如下步骤：

提供半导体衬底；

在所述半导体衬底上制备栅氧化层；

在所述栅氧化层上制备栅极，并对所述栅极进行离子注入掺杂，使所述栅极两侧的功函数不同；

在所述栅极的两侧形成侧墙；

进行源漏注入，在所述半导体衬底内形成源漏区。

可选的，在所述栅氧化层上制备栅极具体包括如下步骤：

在所述栅氧化层上依次形成多晶半导体层以及绝缘层；

依次对所述绝缘层以及所述多晶半导体层进行刻蚀，去掉两侧的绝缘层以及多晶半导体层；

在所述多晶半导体层两侧的侧壁上沉积金属薄膜，所述金属薄膜中的金属向所述多晶半导体层扩散；

去除所述多晶半导体层侧壁表面剩余的金属薄膜；