[发明专利]方形扁平无引线半导体封装及其制作方法

说明书

技术领域

本发明有关于一种芯片封装，且特别有关于一种具有扩展的端子引线的高脚数(high-pin-count)方形扁平无引线(quad flat non-lead，以下简称QFN)半导体封装及其相关方法。

背景技术

随着电子产品的小型化，手持产品的市场不断扩张。主要受手机及数字助理市场的驱动，所述装置的制造商正面临着产品体积压缩以及更多类个人计算机功能的需求的挑战。而额外增加的功能仅能通过高性能的逻辑集成电路结合增加的内存容量来达成。这种挑战，意味着更小的印刷电路板，其为表面贴装元件制造商设计产品，以占用可能的最小面积带来了压力。

当前的手持产品市场中，许多广泛使用的元件开始从有引线形式向无引线形式过渡。手持产品制造商的主要驱动力是由于这些元件的较小附着面积而节省的印刷电路板空间。此外，同提高的电子性能一样，绝大多数元件在重量及高度上仍可减少。由于主要的芯片尺寸封装(chip scale package)已转向无引线设计，因此节省出的额外空间可用于配置附加的装置功能所需的元件。由于无引线设计可使用许多现有的导线架(leadframe)工艺，因此产品线的转换成本可降至最低。

类似于有引线元件，无引线设计使用焊线键合作为集成电路(以下简称IC)与导线架之间的主要连接方式。然而，由于独特的安放位置几何形状以及外观尺寸密度，传统的焊线键合工艺可能无法以高产出率进行生产。对于这些设计来说，需要额外的焊线键合性能以及改进的工艺以达成可接受的产品产出率。

专利号为6,238,955的美国专利揭露了一种低脚数芯片封装，其包含用于接收半导体芯片的晶粒垫以及电性耦接至半导体芯片的多个连接垫，其中晶粒垫及连接垫都具有凹式外形。封装主体形成于半导体芯片之上，晶粒垫及连接垫的一部分由封装主体底部延伸出封装主体。

专利号为6,261,864的美国专利揭露了一种芯片封装。半导体芯片、晶粒垫以及连接垫被封装于封装主体中，晶粒垫及连接垫的较低表面露于封装主体之外。晶粒垫及连接垫是由蚀刻形成，因此其具有凹式外形，且其厚度比由电镀形成的传统晶粒垫及连接垫厚得多。

专利号为6,306,685的美国专利揭露了一种凸点芯片载体(bump chip carrier)成形方法。干膜被用于具有合适厚度的铜底板的顶面与底面。电路图样形成于每一干膜之上，金属被镀于每一电路图样之上以形成连接垫及散热通道，而晶粒附着于铜底板之上。晶粒所附着的铜底板的表面被塑模以形成模层。

专利号为6,342,730的美国专利揭露了一种封装结构，其包含接受半导体芯片的晶粒垫以及电性耦接至晶粒垫的多个连接垫。半导体芯片、晶粒垫以及连接垫被封装于封装主体中，晶粒垫及连接垫的较低表面露于封装主体之外。所述晶粒垫及连接垫都具有大体为凹式的外形。

专利号为6,495,909的美国专利揭露了一种芯片封装。半导体芯片、晶粒垫以及连接垫被封装于封装主体中，晶粒垫及连接垫的较低表面露于封装主体之外。晶粒垫及连接垫都具有T形的外形，从而能够延迟水分扩散入封装的时间。

专利号为6,621,140的美国专利揭露了一种半导体封装，其具有整体形成于导线架的电感性部分。所述电感性部分可通过焊线键合直接连接于导线架的引线，或间接连接于半导体晶粒的引线或键合垫，以形成电感。

发明内容

为了减少表面贴装元件所占用印刷电路板的面积并提高产品的产出率，特提供以下技术方案：

本发明实施方式提供一种方形扁平无引线半导体封装，包含晶粒附着垫、半导体晶粒、至少一内部端子引线、第一焊线、至少一扩展的外部端子引线、至少一中间端子、第二焊线以及第三焊线。所述半导体晶粒安装于晶粒附着垫之上；所述内部端子引线位于靠近晶粒附着垫的位置；所述第一焊线用于将所述内部端子引线焊接至半导体晶粒；所述扩展的外部端子引线位于沿着方形扁平无引线半导体封装外围的位置；所述中间端子位于所述内部端子引线与所述扩展的外部端子引线之间；所述第二焊线用于将所述中间端子焊接至半导体晶粒；以及所述第三焊线用于将所述中间端子焊接至所述扩展的外部端子引线；其中，该中间端子具有凹式底面，该凹式底面不与该内部端子引线的底部键合面及该扩展的外部端子引线的底部键合面共面。