[发明专利]栅极驱动电路单元及栅极驱动电路

权利要求书

1.一种栅极驱动电路单元，其特征在于，包括：

信号输入接口，用于接收输入脉冲信号；

信号输出接口，用于输出栅极驱动信号；第一晶体管，其控制极响应第一时钟信号，第一主电流导通极耦合到信号输入接口，第二主电流导通极耦合到第二晶体管的控制极，用于在第一时钟信号控制下将输入脉冲信号传送到第二晶体管的控制极，当第一时钟信号和输入脉冲信号为高电平时，为第二晶体管提供开启电压，当第一时钟信号为高电平、输入脉冲信号为低电平时，下拉第二晶体管控制极的电位，使第二晶体管关断；

第二晶体管，其第一主电流导通极输入第二时钟信号，第二主电流导通极耦合到信号输出接口，用于在开启状态下将第二时钟信号传送到信号输出接口，以便当第二时钟信号变为高电平时上拉信号输出接口的电压，当第二时钟信号变为低电平时下拉信号输出接口的电压；

所述第一时钟信号和第二时钟信号的周期和占空比都相同，并且第一时钟信号的高电平比第二时钟信号的高电平提前到来。

2.如权利要求1所述的栅极驱动电路单元，其特征在于，还包括第三晶体管和第四晶体管，所述第三晶体管的控制极输入第一时钟信号，其第一主电流导通极耦合到信号输出接口，第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷；所述第四晶体管的控制极输入第三时钟信号，其第一主电流导通极耦合到信号输出接口，第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷。

3.如权利要求1或2所述的栅极驱动电路单元，其特征在于，所述第一时钟信号、第二时钟信号和第三时钟信号是周期相同的N相时钟信号，其中，N为大于或等于4的整数；所述一个相位的值等于2π/N，所述第一时钟信号比第二时钟信号超前一个相位，第三时钟信号比第二时钟信号滞后两个相位。

4.如权利要求1所述的栅极驱动电路单元，其特征在于，还包括第三晶体管和第四晶体管，所述第三晶体管的控制极输入第三时钟信号，其第一主电流导通极耦合到信号输出接口，第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷；所述第四晶体管的控制极输入第四时钟信号，其第一主电流导通极耦合到信号输出接口，第二主电流导通极耦合到低电平电源，用于在第二晶体管关断时释放信号输出接口的电荷。

5.如权利要求4所述的栅极驱动电路单元，其特征在于，所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号是周期相同的M相时钟信号，其中，M为大于或等于6的整数；所述一个相位的值等于2π/M，所述第一时钟信号比第二时钟信号超前一个相位，所述第三时钟信号比第二时钟信号滞后两个相位，所述第四时钟信号比第二时钟信号滞后四个相位。

6.如权利要求1-5中任一项所述的栅极驱动电路单元，其特征在于，还包括复位模块，所述复位模块在复位信号为高电平时释放第二晶体管控制极的电荷。

7.如权利要求6所述的栅极驱动电路单元，其特征在于，所述复位模块包括第五晶体管，所述第五晶体管的控制极输入复位信号，其第一主电流导通极耦合到第二晶体管的控制极，第二主电流导通极耦合到低电平电源，用于在复位信号为高电平时将第二晶体管的控制耦合到低电平电源。

8.一种栅极驱动电路，其特征在于，包括多级串接的栅极驱动电路单元，前一级栅极驱动电路单元的信号输出接口耦合到后一级栅极驱动电路单元的信号输入接口，其特征在于，至少一个栅极驱动电路单元为权利要求1至7中任一项所述的栅极驱动电路单元，并且栅极驱动电路由K相时钟控制，其中K为大于或等于4的整数；所述一个相位的值等于2π/K，且后一级栅极驱动电路单元的时钟信号比前一级栅极驱动电路单元的相应的时钟信号滞后一个相位。

9.如权利要求8所述的栅极驱动电路单元，其特征在于，还包括一初始级栅极驱动电路单元，所述初始级栅极驱动电路单元的输出接口耦合至第一级栅极驱动电路单元的信号输入接口，所述初始栅极驱动电路单元的输出接口连接到栅线，且该栅线上不连接像素。

10.一种显示装置，其特征在于，包括：面板，所述面板包括二维像素阵列以及与像素阵列相连的第一方向的多条数据线和第二方向的多条栅极扫描线；数据驱动电路，用于给所述数据线提供图像信号；其特征在于还包括：如权利要求8或9所述的栅极驱动电路，用于给所述栅极扫描线提供驱动信号。