[发明专利]一种实现矢量运算的方法和系统有效

专利信息
申请号: 201110108880.0 申请日: 2011-04-28
公开(公告)号: CN102760117A 公开(公告)日: 2012-10-31
发明(设计)人: 黎立煌;华力;林文琼 申请(专利权)人: 中兴通讯股份有限公司
主分类号: G06F17/16 分类号: G06F17/16;G06F17/14
代理公司: 北京派特恩知识产权代理事务所(普通合伙) 11270 代理人: 张颖玲;周义刚
地址: 518057 广东省深圳市南山*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 实现 矢量 运算 方法 系统
【权利要求书】:

1.一种实现矢量运算的方法,其特征在于,该方法包括:

通过三阶运算器的组合实现实数和复数矢量运算;其中,所述三阶运算器的第一阶段为两个乘法器,第二阶段为一个加法器,第三阶段为两个具有累加功能的加法器;

通过所述三阶运算器实现实数和复数矢量运算的同时,应用所述三阶运算器实现FFT蝶形运算。

2.根据权利要求1所述的方法,其特征在于,所述FFT蝶形运算是通过实部运算与虚部运算相结合实现的;

其中,

X1=C+AB;            (1a)

X2=C-AB;            (1b)

其中,A、B和C都是复数矢量,B是旋转因子。

3.根据权利要求2所述的方法,其特征在于,

所述实部运算的过程包括:

通过第一阶段的两个乘法器,计算出A的实部Ar与B的实部Br相乘的结果ArBr,以及A的虚部Ai与B的虚部Bi相乘的结果AiBi;通过第二阶段的加法器计算得到ArBr-AiBi并送入第三阶段的两个加法器,用于与C的实部Cr相加得到蝶形运算中一个分支的实部Cr+(ArBr-AiBi),还用于相减以得到蝶形运算中另一个分支的实部Cr-(ArBr-AiBi);

所述虚部运算的过程包括:

通过第一阶段的两个乘法器,计算出A的实部Ar与B的虚部Bi相乘的结果ArBi,以及A的虚部Ai与B的实部Br相乘的结果AiBr;通过第二阶段的加法器计算得到ArBi+AiBr并送入第三阶段两个加法器,用于与C的虚部Ci相加得到蝶形运算中一个分支的实部Ci+(ArBi+AiBr),还用于相减以得到蝶形运算中另一个分支的虚部Ci-(ArBi+AiBr)。

4.根据权利要求1至3任一项所述的方法,其特征在于,所述累加,是通过将第三阶段中加法器的输出以循环反馈的方式重新输入该加法器实现的。

5.根据权利要求4所述的方法,其特征在于,该方法进一步包括:

将第二阶段加法器输出端的一个寄存器分别分置到第三阶段两个加法器的输入端;和/或,

将第三阶段加法器输出端的两个寄存器分别反馈到第三阶段两个加法器的输入端。

6.一种实现矢量运算的系统,其特征在于,该系统包括三阶运算器,用于通过三阶运算器的组合实现实数和复数矢量运算;并且,在通过所述三阶运算器实现实数和复数矢量运算的同时,应用所述三阶运算器实现FFT蝶形运算;其中,

所述三阶运算器的第一阶段为两个乘法器,第二阶段为一个加法器,第三阶段为两个具有累加功能的加法器。

7.根据权利要求6所述的系统,其特征在于,所述三阶运算器,具体用于通过实部运算与虚部运算相结合实现所述FFT蝶形运算;

其中,

X1=C+AB;               (1a)

X2=C-AB;               (1b)

其中,A、B和C都是复数矢量,B是旋转因子。

8.根据权利要求7所述的系统,其特征在于,

所述三阶运算器在进行实部运算时,具体用于:

通过第一阶段的两个乘法器,计算出A的实部Ar与B的实部Br相乘的结果ArBr,以及A的虚部Ai与B的虚部Bi相乘的结果AiBi;通过第二阶段的加法器计算得到ArBr-AiBi并送入第三阶段的两个加法器,用于与C的实部Cr相加得到蝶形运算中一个分支的实部Cr+(ArBr-AiBi),还用于相减以得到蝶形运算中另一个分支的实部Cr-(ArBr-AiBi);

所述三阶运算器在进行虚部运算时,具体用于:

通过第一阶段的两个乘法器,计算出A的实部Ar与B的虚部Bi相乘的结果ArBi,以及A的虚部Ai与B的实部Br相乘的结果AiBr;通过第二阶段的加法器计算得到ArBi+AiBr并送入第三阶段两个加法器,用于与C的虚部Ci相加得到蝶形运算中一个分支的实部Ci+(ArBi+AiBr),还用于相减以得到蝶形运算中另一个分支的虚部Ci-(ArBi+AiBr)。

9.根据权利要求6至8任一项所述的系统,其特征在于,所述三阶运算器的第三阶段,具体用于将其中加法器的输出以循环反馈的方式重新输入所述加法器,以实现所述累加。

10.根据权利要求9所述的系统,其特征在于,

所述第二阶段的加法器输出端的一个寄存器分别分置到第三阶段两个加法器的输入端;和/或,

所述第三阶段的加法器输出端的两个寄存器分别反馈到第三阶段两个加法器的输入端。

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