[发明专利]同步信号产生电路与内存装置

说明书

技术领域

本发明涉及一种同步信号产生电路，特别涉及一种内存装置的同步信号产生电路。

背景技术

同步动态随机存取内存(Synchronous Dynamic Random AccessMemory，简称SDRAM)为一种高密度、固态(solid-state)的数字储存装置。在SDRAM装置的操作中，所有与时序相关的信号，例如控制信号、输出信号、在读写操作的数据位等，皆需与供应至装置的时脉信号同步。这个特性可简化内存或系统操作的控制，并且允许系统在更高的频率上操作，因此与传统DRAM相比，数据传输量可得到提升。对于双倍数据速率(Double Data Rate，简称DDR)SDRAM组件而言，内存的操作与时脉信号之间的同步更为重要，其可在时脉信号的上升或下降缘控制数据与控制信号转态。

一个SDRAM系统中同步信号的范例为数据选通信号(data strobesignal)。数据选通信号为应用于写入与读取操作的信号。当写入数据时，数据选通信号被提供至SDRAM装置作为输入信号。数据选通信号与时脉信号同步，用以闩锁(latch)将被写入内存装置的数据。相反地，当从SDRAM读取数据时，数据选通信号为SDRAM所产生的输出信号。数据选通信号与时脉信号同步，用以闩锁从内存读出的数据。

在读取操作时，SDRAM产生与时脉信号同步的数据选通信号。在理想的情况下，数据位(DQ)与数据选通信号(DQS)相对于时脉信号应该仅有微量误差或者没有误差(skew)。数据位(DQ)以及数据选通信号(DQS)与时脉信号偏离同步的程度将限制高频的操作，并且分别被SDRAM制造端定义为DQ输出存取时间(tAC)以及DQS输出存取时间(tDQSCK)。设计与制造SDRAM的一个重要的挑战就是要使得DQ输出存取时间(tAC)以及DQS输出存取时间(tDQSCK)可达最小。

传统的在集成电路中减少同步输出信号与时脉信号之间的误差的解决方法为使用延迟锁相回路(Delay Locked Loop，简称DLL)。延迟锁相回路可动态调整由可变延迟线所提供的延迟量，用以减少由延迟锁相回路所产生的同步信号与输入时脉信号之间的相位误差。目前DDR4工作团队(Task Group，简称TG)以及联合电子设备工程委员会(Joint Electron Devices Engineering Council，JEDEC)提出一种最新的功能，称为DLL控制模式。此功能允许在内存的自行更新(self-refresh)模式中致能(enable)或禁能(disable)DLL区块，用以节省功率并改善效能。然而，在延迟锁相回路关闭(DLL off)的模式下，由于延迟锁相回路被关闭了，使得时序参数tDQSCK的变化变得难以预测，如此一来，将造成在延迟锁相回路关闭模式下无法预估时序参数tDQSCK的最大及最小值的问题。因此，极需要一种新的电路结构，用以维持时序参数tDQSCK的最佳时序。

发明内容

根据本发明的一个实施例，公开了一种同步信号产生电路，包含在内存装置中，包括延迟锁相回路、仿真器以及多任务器。延迟锁相回路用以根据计数值延迟参考时脉信号，以产生第一输出时脉信号，其特征在于计数值是根据第一输出时脉信号与参考时脉信号之间的相位差而产生的。仿真器耦接至延迟锁相回路，用以提供延迟锁相回路的功能，并包括可编程延迟线，用以接收参考时脉信号以及参考计数值，其特征在于参考时脉信号根据参考计数值被延迟，以产生第二输出时脉信号。多任务器用以接收第一输出时脉信号与第二输出时脉信号，并选择性地输出第一或第二输出时脉信号，其特征在于第一输出时脉信号在第一模式中被输出，并且第二输出时脉信号在第二模式中被输出。

根据本发明的另一个实施例，公开了一种内存装置，包括内存数组、控制逻辑以及同步信号产生电路。控制逻辑用以控制内存数组之读取与写入操作。同步信号产生电路用以接收参考时脉信号，并产生具有上升/下降缘与参考时脉信号对齐的输出时脉信号，其特征在于内存数组根据输出时脉信号被操作。同步信号产生电路包括延迟锁相回路以及仿真器。延迟锁相回路用以根据计数值延迟参考时脉信号，以在第一模式中产生第一输出时脉信号作为输出时脉信号，其特征在于计数值是根据第一输出时脉信号与参考时脉信号之间的相位差而产生的。仿真器，用以当延迟锁相回路在第二模式中时提供延迟锁相回路的功能。仿真器包括可编程延迟线，用以接收参考时脉信号以及参考计数值，其特征在于参考时脉信号根据参考计数值被延迟，以产生仿真输出时脉信号作为输出时脉信号。

附图说明