[发明专利]RF数字杂散减少

说明书

技术领域

本发明涉及具有混合的数字和模拟RF电路(尤其涉及基于CMOS技术的电路)的RF收发机中的杂散(spur)减少。

背景技术

现代RF收发机趋向于广泛使用针对各种功能(包括集成电路通信协议、校准算法以及调整算法)的数字设计。在集成RF收发机中，数字和模拟模块必须被设计为在同一管芯(作为同一集成电路的一部分)上共同正确工作。针对这种设计的许多约束是由于模拟部分。具体地，集成RF收发机的模拟部分的性能主要依赖于输入至模拟电路的信号质量，该质量会受到由收发机的数字部分产生的噪声的影响。任何数字换相(commutation)杂散或落入感兴趣RF频带中的寄生谱线会由模拟部分作为RF信号来处理，并且随着感兴趣的信号而被放大。上述的直接结果是不良的信噪比，导致不良的性能。

在图1中示出了集成模拟和数字RF收发机的接收机部分100的示意说明。在天线101处接收到RF信号，并且该信号由放大器102、103进行放大，通过滤波器104来限制带宽，并且使用具有本地振荡器信号LO的混频器105对带宽进行混频。所获得的中频信号的带宽由另一滤波器16来限制，并且提供IF输出信号IFout，然后将IF输出信号提高给电路的其他部分以进行解调和处理。

连同模拟部件101-106一起，接收机100还包括数字部件107，数字部件107可以包括诸如锁相环(PLL)、模数转换器(ADC)和数模转换器(DAC)之类的部件。这些数字部件易于产生寄生谱线或杂散108，寄生谱线或杂散108会在各个点处干扰模拟部件101-106。

在这种接收机中，当频率f_spur处的杂散信号108或者杂散信号108的一个或多个谐波分量干扰混频器105之前的任何模块中的模拟信号时，杂散信号108还会与LO信号(具有频率f_LO)混合，引起f_spur-f_LO频率处中频输出中的杂散。在接收机100是低外差接收机的情况下，如果利用具有带宽f_{bw_IF}的低通滤波器106对IF频谱进行滤波，则f_LO-f_{bw_IF}至f_LO范围内的任何杂散频率在输出IF信号IFout中是可见的。在低外差接收机的情况下，该范围是f_LO至f_LO+f_{bw_IF}。

尽管其他技术是可能的，但是集成电路设计中的面积约束以及工艺约束倾向于通常引起使用CMOS技术的数字设计的考虑。CMOS逻辑电路是不对称逻辑类型，意味着大多数换相杂散在电源或地中仍未被补偿。这通常不是具有不同逻辑类型(例如，电流型逻辑电路、发射极耦合逻辑电路或源极耦合逻辑电路)的情况，但是在这种备选类型中，集成电路所要求的面积倾向于更大。

在传统电路设计中，CMOS部分需要与集成电路的任何模拟部分隔离，使得换相杂散不会落入模拟模块中，由于这会导致不期望的放大信号。已知解决上述问题的各种隔离技术，例如，独立电源的使用、深-N阱或三阱隔离、时钟树的优化、或者进一步远离任何苛刻模拟时钟(例如压控振荡器(VCO)或低噪声放大器(LNA))放置数字部分。采用良好限定的电压策略也可以确保不存在不期望的电流回路，不期望的电流回路最终会通过PCB接线被闭合回到RF地或电源中。

然而，RF收发机有时必须处理非常小的输入功率信号，对杂散更敏感。甚至在使用上述那些隔离技术的情况下，落入模拟RF信号处理链中的数字杂散也成为问题，这是因为RF信号与杂散信号之比太大。

减少或减轻杂散的其他技术也是已知的，例如，经由FM调制器扩展时钟频率、∑Δ调制器、或利用易于扩展谐波的随机化技术。然而，这些技术本身不足以将杂散效应减少到期望水平以下。因此还需要用于减少杂散信号效应的其他技术。

发明内容

本发明的目的是解决一个或多个上述问题。

根据总体方面，本发明涉及一种具有数字部件和模拟部件的集成射频收发机电路，所述电路包括：

射频信号接收机，包括：本地振荡器信号发生器，被配置为在频率f_LO处提供本地振荡器信号，以及混频器，被配置为将输入射频信号与本地振荡器信号相组合以产生中频信号；以及

时钟信号发生器，被配置为在频率f_DIG处产生数字时钟信号用于数字部件的操作，

其中，产生本地振荡器信号和/或从中导出本地振荡器信号的基准信号，使得由数字部件的操作产生的杂散位于接收机选定频带的外部。