[发明专利]半导体结构及其制造方法与操作方法

说明书

技术领域

本发明是有关于半导体结构及其制造方法与操作方法，特别是有关于金属氧化半导体及其制造方法与操作方法。

背景技术

在近几十年间，半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。一般半导体结构例如增强金属氧化半导体晶体管(EDMOS)的制造方法，是对主动区定义结构露出的所有衬底进行掺杂来形成编码层。编码层的相对边缘对准主动区定义结构的边缘。然而，这种半导体结构有漏电流大的问题。

发明内容

本发明是有关于一种半导体结构及其制造方法与操作方法。相比于一般半导体结构，本发明实施例的半导体结构的漏电流小。

本发明提供了一种半导体结构。半导体结构包括第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区与介电结构。第二掺杂区与第三掺杂区形成掺杂编码层。掺杂编码层位于第一掺杂区与第四掺杂区中。介电结构位于第一掺杂区上。掺杂编码层的边缘介于相邻近的第四掺杂区的边缘与介电结构的边缘之间。

本发明还提供了一种半导体结构的制造方法。制造方法包括以下步骤。形成第一掺杂区。形成第二掺杂区。形成第三掺杂区。第二掺杂区与第三掺杂区形成掺杂编码层。形成第四掺杂区。掺杂编码层位于第一掺杂区与第四掺杂区中。形成介电结构于第一掺杂区上。掺杂编码层的边缘介于相邻近的第四掺杂区的边缘与介电结构的边缘之间。

本发明还提供一种半导体结构的操作方法。半导体结构包括第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区、介电结构与栅极结构。第二掺杂区与第三掺杂区形成掺杂编码层。掺杂编码层位于第一掺杂区与第四掺杂区中。介电结构位于第一掺杂区上。掺杂编码层的边缘介于相邻近的第四掺杂区的边缘与介电结构的边缘之间。栅极结构位于掺杂编码层与第一掺杂区上。操作方法包括以下步骤。使电性连接至第一掺杂区的第一电极与电性连接至第三掺杂区的第二电极之间具有偏压。调整电性连接至栅极结构的第三电极的电压，以控制半导体结构的开启电流或关闭半导体结构。

本发明各实施例的半导体结构具有低的漏电流。下文特举优选实施例，并配合所附附图，作详细说明如下：

附图说明

图1绘示根据一实施例的半导体结构的剖面图。

图2绘示一般半导体结构与实施例的半导体结构的漏极电流-栅极电压(Id-Vg)曲线。

图3至图5绘示一实施例中半导体结构的制造方法。

图6绘示根据一实施例的半导体结构的剖面图。

【主要元件符号说明】

2、102、202：衬底

4、104、204：第一掺杂区

5、105：主动区定义结构

6、106、206：第二掺杂区

7、107、207：掺杂编码层

8、108、208：三掺杂区

10、110、210：第四掺杂区

12、112、212：第五掺杂区

14、114、214：第六掺杂区

16、116、216：第七掺杂区

18、118：第一部分

20、120：第二部分

22、122、222：介电结构

24：栅极结构

26、28、30：电极

31、33、35、37、39、131、133、135、231、233、235：边缘

125：栅极介电层

127：栅极电极层

D1、D2：距离

具体实施方式

图1绘示根据一实施例的半导体结构的剖面图。请参照图1，半导体结构包括衬底2。第一掺杂区4位于衬底2中。第二掺杂区6位于第一掺杂区4与第三掺杂区8之间。第四掺杂区10位于第一掺杂区4中。第三掺杂区8位于第四掺杂区10中。第五掺杂区12位于第一掺杂区4中。第六掺杂区14位于第三掺杂区8中。第七掺杂区16可位于第四掺杂区10与第三掺杂区8之间。介电结构22位于第一掺杂区4上。栅极结构24位于第一掺杂区4、第二掺杂区6与第三掺杂区8上。栅极结构24也可延伸至介电结构22上。