[发明专利]UMOS晶体管及其形成方法

说明书

技术领域

本发明涉及半导体领域，特别涉及UMOS晶体管及其形成方法。

背景技术

随着半导体技术的不断发展，功率器件(Power Device)作为一种新型器件，被广泛应用于如磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载，例如输出整流器要求能够在输入20V电压而输出大约3.3V电压和输入10V电压而输出大约1.5V电压；并且要求能够具有10V至50V范围的衰竭电压。而现有的MOS晶体管等器件无法满足上述需求，例如肖特基二极管(Schottky diodes)的衰竭电压范围大约在0.5V，因此，为了满足应用的需要，各种功率器件成为关注的焦点。

U形沟槽金属-氧化物-半导体场效应晶体管(UMOS，U-groove-metal-oxide-silicon transistors)是一种常用的功率器件，其沟道的方向垂直于衬底，不但能够提供优良的功率性能，与常规的MOS晶体管比还能够节省大约40％的面积。

图1示出了UMOS晶体管的剖面结构示意图。如图1所示，包括：N⁺掺杂的半导体基底10；形成在半导体基底10上的外延层11，所述外延层11为N^-掺杂；形成在所述外延层11表面的掺杂阱12，所述掺杂阱12为P型掺杂；贯穿所述掺杂阱12的沟槽；栅介质层13，覆盖所述沟槽的底部和侧壁；栅电极14，形成在所述栅介质层13上，填满所述沟槽；源区15和源区17，形成在所述沟槽两侧的掺杂阱12内，与所述栅介质层13相邻，为N⁺掺杂；体区16和体区18，形成在所述掺杂阱12内，为P⁺掺杂；与源区15、体区16电连接的导电插塞32；与源区17、体区18电连接的导电插塞31。

图1中包括了2个对称的UMOS晶体管，具体的，外延层11、掺杂阱12、源区15、栅介质层13和栅电极14构成了其中一个UMOS晶体管，其中外延层11作为漏极，源区15作为源极，外延层11和源区15之间与栅介质层13相邻的掺杂阱12的部分作为沟道区，体区16与掺杂阱12的掺杂类型相同，用作体电极，导电插塞32与体区16以及源区15电连接；外延层11、掺杂阱12、源区17、栅介质层13和栅电极14构成了另一个UMOS晶体管，其中外延层11作为漏极，源区17作为源极，外延层11和源区17之间与栅介质层13相邻的掺杂阱12的部分作为沟道区，体区18与掺杂阱12的掺杂类型相同，用作体电极，导电插塞31与体区18以及源区17电连接。由于外延层11以及栅介质层13的形状呈“U”形，因此命名为UMOS晶体管。UMOS晶体管的栅介质层13和栅电极14的结构决定了其比常规的MOS晶体管具有更高的输入阻抗，因而可以用作功率器件。

现有技术的UMOS晶体管的形成方法，包括：

参考图2，提供半导体基底10，所述半导体基底10上形成有外延层11，所述外延层11的表面形成有掺杂阱12，所述掺杂阱12和所述外延层11的掺杂类型相反；

参考图3，形成沟槽12a，所述沟槽12a贯穿所述掺杂阱12，底部和侧壁暴露出所述外延层11；

参考图4，形成覆盖所述沟槽12a的栅介质层13以及填充满所述浅沟槽12a的栅电极层14；

参考图5，对所述掺杂阱12进行掺杂，形成源区15和源区17，所述源区15和源区17位于栅电极层13的两侧，掺杂类型与掺杂阱12的掺杂类型相反；

参考图6，对所述掺杂阱12进行掺杂，形成体区16和体区18，所述体区16和体区18的掺杂类型与所述掺杂阱12的掺杂类型相同；

参考图7，形成分别与源区15、体区16电连接的导电插塞32；与源区17、体区18电连接的导电插塞31。

在上述方法中，为了降低导电插塞与掺杂阱之间的接触电阻，在导电插塞底部形成高掺杂的体区，但是体区的掺杂离子会进行扩散，这些掺杂离子扩散到沟道区会对UMOS晶体管的开启电压产生影响。关于UMOS晶体管的更多详细内容，请参考专利号为6551881的美国专利。

发明内容

本发明的实施例解决的问题是提供一种UMOS晶体管及其形成方法，以避免因为体区掺杂离子扩散而对UMOS晶体管的开启电压产生影响。

为解决上述问题，本发明的实施例提供一种UMOS晶体管及其形成方法，包括：

提供半导体基底，所述半导体基底表面形成有外延层，所述外延层的表面形成有掺杂阱，所述掺杂阱和所述外延层的掺杂类型相反；

形成沟槽，所述沟槽贯穿所述掺杂阱，且部分位于所述外延层内；