[发明专利]静电放电保护电路

说明书

技术领域

本发明涉及一种静电放电保护电路，且特别涉及一种基于硅控整流器的静电放电保护电路。

背景技术

芯片/集成电路是现代信息社会最重要的硬件基础。为了要和外界电路交换信号，芯片设有输出入接垫；为了汲取运行所需的电力，芯片也会设置电力接垫，如电源接垫与地端接垫，分别耦接工作电压与地端电压。不过，高电压的静电放电也会由接垫传导至芯片内部；为了避免芯片内部的电路被静电放电伤害，芯片内必须设置静电放电保护电路。静电放电保护电路会在静电放电发生时为静电放电的电流提供导通路径，使静电放电的大电流不至于伤害芯片的内部电路。

在各种静电放电保护技术中，有一种是基于硅控整流器的静电放电保护技术。在一定的布局面积下，硅控整流器能比其他种类的半导体元件导通更多的电流，而高电流导通能力正是静电放电保护技术的重要需求之一。然而，基于硅控整流器的静电放电保护技术尚有许多缺点有待克服。例如，硅控整流器的触发电压较高，且吸持电压(holding voltage)较低。施加于硅控整流器的电压需高于触发电压才能使硅控整流器导通；触发电压过高，就无法快速地响应静电放电事件。当硅控整流器导通后，只要施加的电压高于吸持电压，硅控整流器就会持续导通；吸持电压过低，硅控整流器就会在芯片正常运行时导通，干扰芯片中其他内部电路的运行。

基于硅控整流器的公知静电放电保护技术可简述如下。一种公知技术中，如Russ等人于电力过应力/静电放电研讨会(Electrical Overstress/Electrostatic Discharge Symposium)，2001提出的论文“GGSCRs：在深层次微米CMOS工艺中由用于ESD保护的硅控整流器触发的GGNMOS”(GGSCRs：GGNMOS Triggered silicon controlled rectifiers for ESDprotection in deep sub-micron CMOS processes)，硅控整流器搭配一栅极接地的金属氧化物半导体晶体管以降低其触发电压。另外，美国专利US7589944与美国专利申请案US2002/0130366、US2007/0096213、US2009/0268359与US2010/0027173等也提及硅控整流器的静电放电保护技术。

发明内容

为了改进硅控整流器的静电放电保护技术，本发明提出一种搭配触发电路的硅控整流器静电放电保护技术；触发电路可以加速硅控整流器的触发，更额外提供一并联的寄生硅控整流器，能在静电放电发生时提供更高的电流导通能力。

本发明的目的是提供一种静电放电保护电路，包括一第一硅控整流器与一触发电路。第一硅控整流器具有一第一耦接端、一第二耦接端与一控制端；第一耦接端与第二耦接端分别耦接一阳极端与一阴极端。触发电路包括一第一金属氧化物半导体晶体管与一第二晶体管。第一金属氧化物半导体晶体管具有一第一极、一第二极与一第三极；第一极与第三极分别耦接控制端与第二耦接端。第二晶体管具有一第四极与一第五极；第四极耦接阳极端，第五极耦接第二极。第一金属氧化物半导体晶体管与第二晶体管于第一耦接端与第二耦接端间提供一第二硅控整流器。

本发明设有触发电路，得以在静电放电发生时快速触发硅控整流器导通，等效上就是降低硅控整流器的触发电压。而触发电路本身又可提供另一并联的硅控整流器，进一步增强对静电放电电流的导通能力。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1示意的是依据本发明一实施例的静电放电保护电路。

图2示意的是依据本发明一实施例的静电放电保护电路布局。

图3至图10示意的是依据本发明不同实施例的静电放电保护电路。

上述附图中的附图标记说明如下：

10a-10i：静电放电保护电路

12a、12b：硅控整流器

14a-14h：触发电路

16a-16c、18、18b：串接电路

20：电路布局

22：反馈电路

Q1-Q2、Q1s-Q2s、M1-M3、Mc、B2、DM2：晶体管

n0-n4、na、nc、nf、n1b、nc2：节点

R0-R1、Rs、Rf：电阻

D1-D2、D1a-D1c、D2b：二极管

NW1、NW2：n型阱

a1-a8、g1-g2：区域