[发明专利]单一晶粒尺寸半导体元件绝缘被覆结构

说明书

本发明是一件分案申请，原申请的申请日为：2008年08月18日；原申请号为：200810144966.7；原发明创造名称为：单一晶粒尺寸半导体元件绝缘被覆结构及其工艺。

技术领域

本发明涉及一种半导体元件绝缘被覆结构及其工艺，尤其涉及一种单一晶粒尺寸半导体元件绝缘被覆结构及其工艺。

背景技术

半导体封装提供集成电路保护、散热、及电路导通等功能，公知技术除高阶封装技术，如球栅阵列封装(Ball Grid Array，BGA)、倒装芯片封装(Flip-Chip，FC)、及多晶片模块(Multi Chip Module，MCM)，最常用的还是导线架封装方式，其主要为粘晶(Die Bond)、焊线(Wired Bond)、封装(Molding)、及印字(Marking)等封装过程。

如，中国台湾专利证号I 249208“晶圆级封装工艺与晶圆级晶粒尺寸封装结构”，提供晶圆，该晶圆具有第一表面与相对于该第一表面之一第二表面及至少一个切割道；在该晶圆的该第一表面上形成多个盲孔，其中该晶圆具有多个第一接垫，且每一个该些盲孔的位置分别对应于该些第一接垫其中之一的位置；在该些盲孔内形成多个导电柱，其中每一个所述多个导电柱的一端分别与所述多个接垫其中之一电性连接；在该晶圆的该第一表面上配置多个胶框；将衬底配置于所述多个胶框上，其中该衬底与该晶圆之间通过所述多个胶框维持间隙；以及研磨该晶圆，以暴露出每一个所述多个导电柱的另一端。其中，所述多个第二接垫上形成多个焊球；该晶圆的该第二表面上形成重配线路层；该重配线路层上形成多个焊球，且所述多个焊球经由该重配线路层电性连接至所述多个第二接垫。

然而，上述公知采用导线架封装，利用粘晶、焊线、及封装等，使得封装工艺繁琐复杂且耗费时间，造成成本提高。

因此，本发明人有感上述缺点的可改善，且依据多年来从事此方面的相关经验，悉心观察且研究，并配合学理以及被动元件工艺的运用，而提出一种设计合理且有效改善上述缺点的本发明。

发明内容

因此本发明的目的在于提供一种单一晶粒尺寸半导体元件绝缘被覆结构及其工艺，达到简化工艺及降低成本的目的。

根据本发明的上述目的，本发明提出一种单一晶粒尺寸半导体元件绝缘被覆结构，包括：单一晶粒尺寸半导体元件，该单一晶粒尺寸半导体元件具有前侧面、后侧面、左侧面、右侧面、底面、及上表面，该单一晶粒尺寸半导体元件的该上表面具有两个金属垫；以及绝缘被覆层，该绝缘被覆层覆盖于该单一晶粒尺寸半导体元件的该前侧面、该后侧面、该左侧面、该右侧面、及该底面。

在所述的单一晶粒尺寸半导体元件绝缘被覆结构中，该绝缘被覆层至少含高分子材料。

在所述的单一晶粒尺寸半导体元件绝缘被覆结构中，该单一晶粒尺寸半导体元件的两端还分别具有端电极，该端电极覆盖于该绝缘被覆层、及该金属垫。

在所述的单一晶粒尺寸半导体元件绝缘被覆结构中，该端电极至少含银。

在所述的单一晶粒尺寸半导体元件绝缘被覆结构中，该端电极至少含铜。

在所述的单一晶粒尺寸半导体元件绝缘被覆结构中，该端电极具有电镀层，该电镀层包覆于该端电极。

在所述的单一晶粒尺寸半导体元件绝缘被覆结构中，该电镀层至少含镍。

在所述的单一晶粒尺寸半导体元件绝缘被覆结构中，该电镀层至少含锡。

本发明还提出一种单一晶粒尺寸半导体元件绝缘被覆工艺，包括下列步骤：首先提供单一晶粒尺寸半导体元件及治具；将该单一晶粒尺寸半导体元件的上表面贴附于该治具；然后执行绝缘被覆工艺，一起将该治具、及该单一晶粒尺寸半导体元件放置于镀膜设备，形成绝缘被覆层于该单一晶粒尺寸半导体元件上，通过该治具遮蔽该单一晶粒尺寸半导体元件的上表面，该单一晶粒尺寸半导体元件的上表面定义金属引线区域(Metal Wire Area)，该金属引线区域形成两个金属垫(Metal Pad)；接着一起将该治具、及该单一晶粒尺寸半导体元件从该镀膜设备取出，随后分离该治具与该单一晶粒尺寸半导体元件；随后将该单一晶粒尺寸半导体元件的两端形成导电层，该导电层覆盖于该绝缘被覆层、及该两个金属垫；以及最后将该单一晶粒尺寸半导体元件的两端形成电镀层，该电镀层包覆于该导电层。

在所述的单一晶粒尺寸半导体元件绝缘被覆工艺中，该晶粒尺寸半导体元件的长宽高尺寸约为0.6mm×0.3mm×0.5mm、1.0mm×0.5mm×0.5mm、或1.6mm×0.8mm×0.5mm。

在所述的单一晶粒尺寸半导体元件绝缘被覆工艺中，该两个金属垫用以与其他衬底电性连接。