[发明专利]半导体结构及其制作方法

说明书

技术领域

本发明涉及半导体领域，具体地，涉及一种包括选择性绝缘体上半导体(SOI)配置的异质半导体结构及其制作方法。

背景技术

一般而言，异质外延是指在一种晶体材料上外延生长另一种晶体材料，例如在硅(Si)衬底上外延生长锗(Ge)、III-V族化合物半导体等。随着半导体技术的不断发展，异质外延技术变得越来越重要。例如，在Si衬底上淀积具有高载流子迁移率的Ge用作沟道区材料，可以形成高性能Ge沟道金属氧化物半导体场效应晶体管(MOSFET)。此外，在Si衬底上淀积例如III-V族化合物半导体等材料有助于将光电子器件与Si互补金属氧化物半导体(CMOS)工艺相集成。

但是，通常这两种晶体材料的晶格并不匹配，从而在生长过程中会有缺陷如位错等出现。例如，当在Si上直接外延生长超过数个纳米(nm)的Ge时，由于两者之间具有4.2％的晶格失配，从而导致出现10⁸-10⁹/cm²密度的位错。这种缺陷对于生长的晶体并因此对于最终得到的器件有着不利的影响。

当前，已经提出了各种方法来减少异质外延时出现的这种缺陷，如渐变缓冲层、生长后高温退火和深宽比捕获(Aspect Ratio Trapping，ART)等技术。图1中示出了通过ART来减少缺陷的示意图。如图1所示，在Si衬底100上设有电介质材料(如氧化硅)110，电介质材料110在彼此之间限定了具有较大深宽比(AR)的开口。随后，在Si衬底100上外延生长例如Ge层120。已经注意到，生长过程中出现的缺陷如位错等近似正交于生长表面。由于电介质材料110所限定的开口尺寸相对较小，从而通常所生长的Ge材料在该开口中为中间高、两侧低的外貌，即，生长表面并非平行于衬底表面，因此出现的缺陷130如图1中所示沿倾斜方向向上延伸。最后，这些缺陷终止于非晶的电介质材料110，防止了缺陷继续向上延伸。

也就是说，在外延生长过程中，大部分缺陷被限制在了开口的底部，从而大大减少了所形成的Ge层120中的缺陷。

另一方面，当相邻开口中分别外延的半导体材料在电介质材料110上方汇聚时，还会出现聚结位错(coalescence dislocation)140。

此外，已经知道绝缘体上半导体(SOI)结构在很多应用中有利于改善器件性能。但是当器件变得越来越小时，SOI结构会遭受到器件本体内积累的电荷的影响，这种电荷能够引起一系列不希望的效应，例如包括浮体(floating body)效应。已经提出了选择性SOI结构，通过使其中的绝缘体层不连续，从而能够在该结构中选择性地形成体接触，以便消除积累电荷的影响。

但是，目前尚不存在有效的工艺来在异质半导体结构中结合选择性SOI技术。

发明内容

本发明的目的在于提供一种半导体结构及其制作方法，以便提供一种异质选择性SOI配置。

根据本发明的一个方面，提供了一种制作半导体结构的方法，包括：提供第一半导体层；在所述第一半导体层上设置电介质材料层，并在该电介质材料层中限定开口；在所述第一半导体层上，经由所述开口，外延生长第二半导体层，所述第二半导体层填充所述开口且覆盖所述电介质材料层，其中所述第二半导体层的材料与所述第一半导体层的材料不同；以及在所述第二半导体层中形成隔离区，以限定至少一个选择性SOI区，所述选择性SOI区包括SOI部分以及体接触部分，所述体接触部分夹于所述SOI部分之间，所述SOI部分位于所述电介质材料层上，所述体接触部分位于所述第一半导体层上。

根据本发明，将ART技术与选择性SOI技术相结合，从而一方面可以通过ART技术来实现异质外延时缺陷的减少，另一方面通过形成选择性SOI区来提供选择性SOI配置的优点，并因此改善了最终形成的器件的性能。

优选地，在形成隔离区后，该方法还可以包括：在所述选择性SOI区上形成晶体管器件。进一步优选地，可以在所述SOI部分形成晶体管器件的源/漏区，可以在所述体接触部分形成晶体管器件的沟道区。因此，通过在选择性SOI区上形成器件如晶体管器件，提供了选择性SOI器件。

优选地，在所述开口的数目为至少两个时，所述隔离区可以形成于相邻开口之间的中部位置处。这样，可以有利地进一步去除外延生长时导致的聚结位错。

优选地，所述第一半导体层的材料可以包括Si，所述第二半导体层的材料可以包括Ge或III-V族化合物半导体。