[发明专利]转换成中间格式的两步算术解码

说明书

本申请是申请日为2005年11月2日、申请号为200580034526.0、发明名称为“转换成中间格式的两步算术解码”的发明专利申请的分案申请。

技术领域

本发明涉及位流的解码处理，所述位流是根据诸如由JVT作出的ITU-TRec.H.264|ISO/IEC 14496-10AVC的图像压缩的算术编码系统编码的位流。

背景技术

在最近的图像数据压缩中，正在建立诸如由ISO/IEC MPEG & ITU-T VCEG的Joint Video Team(JVT)作出的Joint Video Specification(ITU-TRec.H.264|ISO/IEC 14496-10AVC)的国际标准的标准，以提供较高的压缩。该标准经常被简要地称为H.264/MPEG-AVC。在下面的描述中，该标准被简称为H.264。

在H.264标准中，使用算术编码系统来编码位流。算术编码将多值信号转换成二进制信号。因此，将二进制信号转换成多值信号以解码位流。此时，在转换中使用基于上下文(context-based)的自适应二进制算术编码系统(此后称为“CABAC”)。

在CABAC中，提供一种用于计算码元的或然率的上下文计算单元，并且基于来自上下文计算单元的计算的或然率来执行算术解码计算。在已经经过算术解码计算的位流中，二进制信号被转换成多值信号。

此时，设计算术解码计算和上下文计算来串行地处理输入位流，并且取决于算术解码计算的处理速度来生成最终多值数据。

引用的参考文献No.1(公开的日本专利申请No.2004-136261)公开了根据算术解码系统的位流解码。根据由引用参考文献No.1教导的算术解码，当每个输入位流的位数量大于算术解码的处理量时，则将该位流视为错误。

另一引用的参考文献No.2(US2004/0085233A1)公开了使用存储器将解码处理划分成两个阶段的技术。根据引用的参考文献No.2，存储器临时性地存储输入位流。代码转换机单元从存储器中读出位流，以便解码且然后编码位流，并且将编码的位流传递回存储器中。从存储器中取出的位流被再次解码以显示图像。

然而，根据由所引用的参考文献1公开的解码处理单元，算术解码计算和上下文计算两者都只能串行地处理位流。同时，多值转换后面接着基于解码的数据的图像显示；此时，必须实时显示图像，并且必须在预定时间期间解码所要求的数据量。

例如，对于高清晰(此后称为“HD-TV”)图像，必须以1/30秒，即33.3毫秒，的速度对由1920像素乘1088行组成的数据进行解码。因此，解码宏块(此后称为“MB”)所要求的时间是33.3/8160或近似4085纳秒。

如由H.264标准指定的，MB的最大的位数量具有3200位的值。根据最大的位数量，必须以4085/3200或近似1.27纳秒的速度对一位进行解码，以便解码HD-TV图像。该速度对应于大约784MHz的时钟频率。

高达784MHz的高时钟信号具有难以设计解码处理装置的问题。

根据所引用的参考文献No.1，将由于解码处理延迟而仍需解码的数据处理为错误。然而，被处理为错误的数据数量的增加带来另一问题，即成比例地再现了不均匀和干扰的图像。

根据所引用的参考文献No.2，存储器补偿要求用于图像再现的数据处理速度和算术解码中的数据处理速度之间的差值。然而，所引用的参考文献No.2未能示出用于在最后级使得代码转换机单元和解码单元之间的位流同步的专用结构。这引起如下问题，即当存储器缓冲处理速度的差值时，位流处理中的失败、解码错误等有可能出现。此外，第一解码的数据被重新编码以解码重新编码后的数据的事实，还包括其它问题：复杂处理、在位流进入和最后图像显示之间的延长的时间流逝、和必然的可用性不佳。

鉴于上述原因，本发明提供一种解码处理装置和方法，该解码处理装置和方法用于以使得解码处理装置的设计变得容易的时钟速度执行算术解码计算和多值化计算两者，且实时地显示图像。

发明内容