[发明专利]用于在系统中使用高速缓冲存储器的方法和装置

说明书

技术领域

本发明总体上涉及存储器，并且更具体地涉及当系统处于低功率状态时降低高速缓冲存储器的功耗。

背景技术

技术进步已经使得能够将大型管芯上嵌入式动态随机存取存储器(eDRAM)高速缓存与中央处理单元(CPU)集成在一起。嵌入式DRAM比传统的静态随机存取存储器(SRAM)密集得多，但是必须周期性地刷新以保持数据。类似于SRAM，嵌入式DRAM对设备变化敏感，设备变化在确定嵌入式DRAM单元的刷新周期中起作用。刷新eDRAM所消耗的功率占据了整个系统功率的一大部分，特别是在CPU处于空闲时的低功率状态期间。

附图说明

随着以下详细的描述的进行并参考附图，所声明的主题的实施例的特征将会变的显而易见，在附图中，相似的标号描述相似的部分，并且其中：

图1是根据本发明的原理的、包括高速缓冲存储器和纠错码逻辑(ECC)的处理器的实施例；

图2是包括最近访问行表(RALT)的实施例以及图1中示出的高速缓冲存储器和ECC逻辑的、说明了对高速缓冲存储器中的高速缓存行的快速访问的系统的框图；

图3是说明了在刷新周期中高速缓存行的随后的读取的图2中示出的系统的框图；

图4A是说明了包括在图1示出的快速ECC逻辑中的ECC编码器的实施例的框图；

图4B是说明了包括在图1中示出的快速ECC逻辑中的ECC解码器(解码逻辑)的实施例的框图；

图5是说明了根据本发明的原理的、用于使用图1中示出的系统的方法的实施例的流程图；

图6是包括图1中示出的处理器的实施例的系统的框图。

尽管将参考所声明的主题的说明性的实施例进行以下详细地描述，但是它们的许多替代、修改和变型对本领域中的技术人员将是显而易见的。因此，意图广泛地考虑所声明的主题，并且仅如所附权利要求中阐述的那样对其进行定义。

具体实施方式

纠错码(ECC)通常用来允许非易失性存储器和存储设备容忍软错误和硬错误。设备和存储设备(芯片、集成电路)中的片上高速缓存通常使用简单和快速的ECC，例如单错纠正双错检测(SECDED)汉明码。诸如闪速存储器的较慢的设备使用具有强纠错能力的多比特ECC，例如，Reed-Solomon码。强ECC机制的较高解码延迟对例如磁盘驱动器的大容量存储设备不会构成问题，因为与固有的设备访问时间相比，编码/解码延迟是不显著的。然而，由于技术发展的原因，片上存储器阵列(高速缓存)更容易遭受多比特错误。因此，对于片上高速缓存，强ECC码也是期望的。除了延迟开销之外，额外的ECC比特的存储开销也是针对片上高速缓冲存储器使用多比特ECC的障碍。

为了追求提高的功率和能量效率，微处理器实现了多个空闲状态来支持较低的功率模式(状态)。降低在空闲状态期间消耗的功率是尤为重要的，因为典型的中央处理单元(CPU)在空闲状态花费很多时间。嵌入式DRAM技术使得能够使用与SRAM单元相比更小的存储单元，这使得存储器密度大幅增加。因此，DRAM可以用来取代SRAM，作为高性能处理器中的最后一级的片上高速缓存。

然而，嵌入式DRAM(eDRAM)单元的一个问题是由于泄漏电流导致该单元随着时间丢失电荷。eDRAM单元的保存时间被定义为单元能够保持其状态(电荷)的时间长度。单元保存时间依赖于泄漏电流，泄漏电流继而依赖于设备泄漏。为了保持存储数据的状态，需要周期性地刷新eDRAM单元。为了阻止高速缓存中的状态丢失，刷新周期需要小于单元保存时间。因为eDRAM是集成在传统逻辑处理上的DRAM，所以它使用具有比传统DRAM中使用的晶体管更高的泄漏电流的快速逻辑晶体管。因此，eDRAM的刷新时间比传统DRAM大约短上千倍。更短的刷新周期增加了在空闲状态期间消耗的功率并且还导致降低的可用性。

在SRAM高速缓存中，由于在较低电压时失效(丢失电荷(状态))的一些弱单元，固有的变化强制在高电压进行操作，并且妨碍在空闲状态期间降低功耗的努力。同样地，在嵌入式DRAM高速缓存中，设备变化影响各个DRAM单元的刷新之间的保存时间，其中，一些特别弱的单元(比特)决定了整个高速缓存的刷新周期。阈值电压中的变化使得不同DRAM单元的保存时间变化很大。这些变化主要是由随机掺杂波动导致的并且将其自身表现为在eDRAM单元间的保存时间的随机分布。然而，提高刷新率显著地增加了高速缓存功率。