[发明专利]余数系统的后向转换方法和装置有效

专利信息
申请号: 201110130249.0 申请日: 2011-05-19
公开(公告)号: CN102214083A 公开(公告)日: 2011-10-12
发明(设计)人: 胡剑浩;马上;凌翔 申请(专利权)人: 电子科技大学
主分类号: G06F7/72 分类号: G06F7/72
代理公司: 四川力久律师事务所 51221 代理人: 林辉轮;王芸
地址: 611731 四川省成*** 国省代码: 四川;51
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摘要:
搜索关键词: 余数 系统 转换 方法 装置
【权利要求书】:

1.余数系统的后向转换方法,是基于基为{2n,2n-1,2n-1-1}的余数系统的后向转换方法,其特征在于包含如下步骤:

a)对输入的三路二进制数据x1,x2和x3做循环移位、取反或者补零等预处理,得到中间变量T1、T2、T3、T4、T5、T5_1,

T1=|2n-2x3|2n-1-1=x3,0x3,n-2...x3,1---(1)]]>

T2=|2n-2(x1,n-2…x1,0)|=x1,0x1,n-2…x1,1    (2)

T3|22n-3x1,n-1|2n-1-1=x1,n-1<0>n-2---(3)]]>

T4=|-x2,n-2...x2,0|2n-1-1=x2,n-2...x2,0---(4)]]>

T5=|-2n-1x2,n-1|2n-1-1=<1>n-2x2,n-1---(17)]]>

T5_1=|-2n-1x2,n-1-1|2n-1-1=<1>n-3x2,n-1x2,n-1---(6)]]>

b)用模2n-1减法器模块SUB1对两个余数系统整数进行减法运算,该模减法器采用端回进位的方式,对两个n比特的数进行模减法运算,得到两个输出结果,一个是模减法的结果,一个是端回进位,端回进位作为控制信号,用于后续步骤中的控制信号;

c)对预处理后的数据T1、T2、T3、T4、T5、T51和模2n-1减法器的端回进位进行运算,得到中间的运算结果,其运算过程为:T1、T2、T4经过级联的(n-1)比特的端回进位CSA后输出结果与T3输入下一个级联的(n-1)比特的端回进位CSA,而后再与一个(n-1)比特的2选1的选择器的输出结果共同输入第三个级联的(n-1)比特的端回进位CSA,最后,用一个模2n-1-1加法器来处理第三个CSA的输出,得到输出结果Y,其中(n-1)比特的2选1的选择器为,当ctr=1时,输出T5;当ctr=0时,输出T5_1;

d)对c步骤中的输出结果Y和b步骤中的模减法的结果进行并位运算,输出结果;

e)将c步骤中的输出结果Y与d步骤的输出结果输入二进制减法器模块SUB2,计算最终输出结果的高2n-1比特;

f)将输入信号中的x1与e步骤的输出结果进行并位运算,得到最终的输出结果。

2.一种实施权利要求1所述方法的装置,其特征在于,该装置包含以下模块:输入的三路二进制数据x1,x2和x3的信号输入端;对输入的x1,x2和x3分别做循环移位、取反或者补零做预处理的数据预处理模块COMPUTE_T,输出中间变量T1、T2、T3、T4、T5、T5_1,其中:

T1=|2n-2x3|2n-1-1=x3,0x3,n-2...x3,1---(7)]]>

T2=|2n-2(x1,n-2…x1,0)|=x1,0x1,n-2…x1,1    (8)

T3|22n-3x1,n-1|2n-1-1=x1,n-1<0>n-2---(9)]]>

T4=|-x2,n-2...x2,0|2n-1-1=x2,n-2...x2,0---(10)]]>

T5=|-2n-1x2,n-1|2n-1-1=<1>n-2x2,n-1---(11)]]>

T5_1=|-2n-1x2,n-1-1|2n-1-1=<1>n-3x2,n-1x2,n-1---(12);]]>

模2n-1减法器模块SUB1,对x1,x2进行减法运算,该模减法器采用端回进位的方式,对两个比特的数进行模减法运算,得到两个输出结果,一个是模减法的结果,一个是端回进位,端回进位作为控制信号,用于后续步骤中的控制信号;

MODULE_Y计算模块,该模块对预处理后的数据T1、T2、T3、T4、T5、T5_1和模2n-1减法器的端回进位进行运算,得到中间的运算结果,其运输过程为:T1、T2、T4经过级联的(n-1)比特的端回进位CSA后输出结果与T3输入到下一个级(n-1)比特的端回进位CSA,而后再与一个(n-1)比特的2选1的选择器的输出结果共同输入第三个级联的(n-1)比特的端回进位CSA,最后,用一个模2n-1-1加法器来处理第三个CSA的输出,得到输出结果Y,其中(n-1)比特的2选1的选择器为,当ctr=1时,输出T5;当ctr=0时,输出T5_1;

并位模块1,MODULE_Y计算模块的输出结果Y和模2n-1减法器模块SUB1的模减法的结果进行并位运算,输出结果;

并位模块的输出结果与MODULE_Y计算模块的输出结果Y输入二进制减法器模块SUB2,计算最终输出结果的高2n-1比特;

并位模块2,将输入信号中的x1与e步骤的输出结果进行并位运算,得到最终的输出结果。

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