[发明专利]一种适合于半导体闪存器件的栅叠层结构及制备方法

说明书

技术领域

本发明属于半导体集成电路制造技术领域，具体涉及一种快闪存储器的电容结构和制备方法，尤其涉及一种基于金属纳米晶和高介电常数介质构成其中新型异质电荷俘获层的栅叠层结构及制备方法。

背景技术

随着半导体工艺技术的不断发展，非挥发性快闪存储器集成密度越来越高、操作电压越来越低，这就驱使器件特征尺寸持续减小，在65 nm技术节点之后传统的多晶硅浮栅结构出现了一系列的问题，极大地影响了器件存储的性能，诸如擦写速度慢，工作电压高等。

基于非连续电荷俘获机理（如纳米晶、SONOS存储器等）的新一代非挥发性存储器最近引起了广泛关注，它们采用分离的电荷陷阱代替连续的多晶硅浮栅存储电荷，使得隧穿层中存在的局部缺陷不会引起电荷俘获层中大量的电荷流失，从而有效地提高了存储器的数据保存能力，并且可以获得更低的操作电压，实现更快的擦写速度等。

与半导体纳米晶相比，金属纳米晶在费米能级附近有更高的态密度，功函数的选择范围更广，与衬底沟道有较强的耦合等，故其能够实现较低的操作电压、较高密度的电荷存储和较长时间的电荷保留。研究表明，通过选择具有较大功函数的金属纳米晶，可以形成较深的势阱，从而有效地俘获电荷并能提供更好的数据保存特性。

另一方面，随着SONOS存储器的发展，采用高介电常数材料（High-k）代替SONOS中的氮化硅电荷俘获层，能够相应地增加降落在隧穿层上的电场强度，从而提高编程和擦除速度。但是这种结构存储器的缺点是其操作电压较高，并且操作速度较慢。

发明内容

本发明的目的是提供一种存储电荷密度高、操作电压低、擦写速度快且电荷保持特性好的适合于半导体闪存器件的栅叠层结构。本发明的再一目的是提供上述栅叠层结构的制备方法。

为了达到上述目的，本发明的技术方案是提供一种适合于半导体闪存器件的栅叠层结构及制备方法。

其中所述栅叠层结构，包含有基于金属纳米晶和高介电常数薄膜的异质电荷俘获层；所述栅叠层结构中，由下至上依次设置有：

晶向为100的P型单晶硅片，作为衬底；

原子层淀积的Al₂O₃薄膜，作为电荷隧穿层，厚度为5～15纳米；

所述异质电荷俘获层，其进一步包含有：

所述金属纳米晶作为第一电荷俘获层，该纳米晶为钌和氧化钌的复合物，记为钌基RuO_x纳米晶；

原子层淀积的所述高介电常数薄膜作为第二电荷俘获层，厚度为3～20纳米；所述高介电常数介质为Hf_xAl_yO_z，其中x>0，z>0且y=0或y>0；

原子层淀积的Al₂O₃薄膜，作为电荷阻挡层，厚度为15～40纳米；

上电极层。

所述高介电常数薄膜是HfAlO薄膜，其中包含淀积循环数之比为1:1的HfO₂和Al₂O₃；或者，所述高介电常数薄膜是HfO₂薄膜。

所述上电极层包含以金属钯形成的栅电极。

上述栅叠层结构的制备方法，具体包含以下步骤：

步骤1、采用晶向为100的P型单晶硅片作为衬底；

步骤2、采用原子层淀积的方法生长5～15纳米厚的Al₂O₃薄膜作为电荷隧穿层；

步骤3.1、采用磁控溅射淀积的方法，在Al₂O₃隧穿层上淀积厚度为2～4纳米的金属钌层，然后在氮气气氛中进行快速热退火处理，形成钌基RuO_x纳米晶作为异质电荷俘获层的第一电荷俘获层；所述钌基RuO_x纳米晶为钌和氧化钌的复合物；

步骤3.2、采用原子层淀积的方法生长3～20纳米厚的高介电常数Hf_xAl_yO_z薄膜作为异质电荷俘获层的第二电荷俘获层：所述高介电常数Hf_xAl_yO_z薄膜中x>0，z>0，同时y=0或y>0；其中Hf与Al的组成通过原子层淀积HfO₂和Al₂O₃的循环数来确定；