[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体装置，特别是涉及高耐压的MOS型半导体装置的结构和其制造方法。

背景技术

高耐压MOS型半导体装置，特别是LDMOS(Lateral Double Diffused MOS，横向双扩散金属氧化物半导体)型半导体装置用于无线基站用电路、信息家电、车载用半导体集成电路、LED驱动器IC或者电动机驱动器IC这样的大部分的产品领域。其动作电压范围也大，为从十数V到数十V的程度。在半导体产品例如各种驱动器IC中，特别是随着低电力消耗、芯片尺寸的缩小的发展，对高耐压且低导通电阻提出了更高的要求。

含LDMOS型的DMOS(双扩散金属氧化物半导体)型半导体装置，在形成源极区域和主体区域时，利用在相互不同的导电型杂质中存在的扩散范围差来形成沟道(channel)。因此能够容易地得到短的沟道长度，由此具有能实现低导通电阻化的特征。为实现对该DMOS型半导体装置的进一步高耐压化、低导通电阻化的技术开发正在继续进行。

可是，与其他一般性的高耐压设备相同，DMOS型半导体装置中也避免不了存在高耐压化和低导通电阻化相互间折衷的关系。漏极偏移(offset)区域是对该折衷关系施加影响的主要构成要素之一。原因是：为了实现高耐压化，例如将该漏极偏移区域作为低杂质浓度，如何扩大耗尽层成为要点，另一方面为了进一步低导通电阻化，使漏极偏移区域为高杂质浓度，如何降低电阻成分成为要点。

日本公开专利公报No.2000-164860(现有技术文献1)中的LDMOS晶体管中，提出了谋求如上述那样的高耐压化和导通电阻的降低化的技术。图11是专利文献1中记载的N沟道型LDMOS晶体管的截面图。根据图11，在P型的半导体基板1上形成P型阱(well)区域21，在该区域21内设置N-层22和P型主体区域3。此外，在主体(body)区域3内形成成为源极区域的N型扩散区域4，在N-层22内形成成为漏极区域的N型扩散区域5。在该结构中，特别使N-层22在栅极电极7的下方形成得较浅(第一N-层22A)、在漏极区域5附近形成得较深(第二N-层22B)。

而且上述N-层22通过砷和磷的双重离子注入而形成，设定基板表层部的第一N-层22A的杂质浓度高、第二N-层22B的杂质浓度低。这样在栅极7的下方第一N-层22A的杂质浓度高、导通电阻小、电流易流动。此外漏极区域5附近的第二N-层22B的杂质浓度低、耗尽层容易扩散，由此实现高耐压化。

在提高DMOS型半导体装置的耐压的同时降低导通电阻、改良两者的折衷(trade-off)的技术，也记载在日本公开专利公报No.9-260651(现有技术文献2)中。

发明内容

如现有技术文献1公开的那样现有的高耐压MOS型半导体装置的结构虽然可以实现高耐压化和低导通电阻化，但是存在以下这样的问题。即，如上述那样，图11所示的LDMOS晶体管的N-层22若基于该形成方法，则N型的杂质浓度的分布是：在第一N-层22A和第二N-层22B的表面层侧特别高，在第二N-层22B的下层部分较低。能够考虑到由此N-层22的杂质浓度在LOCOS氧化膜9的界面附近也变高。在该晶体管的源极区域(N型扩散区域4)和漏极区域(N型扩散区域5)之间施加高电压时，因在N-层22与P型主体区域3之间和N-层22与P型阱区域21之间形成的PN结成为逆偏压(bias)状态，所以耗尽层在N-层22内部扩散。

但是因为在与LOCOS氧化膜9的界面附近为高杂质浓度，所以在该部分上不能促进耗尽化，等势线从垂直方向向LOCOS氧化膜9的界面方向较大地倾斜，向朝着LOCOS氧化膜9的方向产生高电场。特别是在LOCOS氧化膜9的栅极7下方的鸟嘴(bird’s beak)周边有电场变强的倾向。在该N-层22的高电场部分产生被电场加速而得到高能量的电子，被注入LOCOS氧化膜9和N-层22的界面附近，易变成固定电荷。固定电荷使LOCOS氧化膜9的界面附近的N-层22内的电场分布逐渐变化。

这样，随着晶体管在高电压下动作的时间的积累，耐压等各特性随时间的经过而变化，或者导致结泄露增加的可能性变高。而且根据晶体管的实际使用状态维持稳定的特性是困难的，导致可靠性降低。

考虑到以上问题，本发明的目的是提供一种半导体装置和其制造方法，该半导体装置能抑制动作中随时间经过各电特性的变动、防止可靠性下降，还能够使高耐压和低导通电阻共存。而且本发明至少解决上述问题中的一个。