[发明专利]数字信号发生器

说明书

技术领域

本发明涉及一种提供本地振荡器信号的一个或多个相位以供数模转换器和谐波抑制混频器使用的数字信号发生器。

背景技术

作为诸如电视调谐器之类的宽带RF接收机中的下变频处理的一部分，通常使用数模转换器(DAC)和谐波抑制混频器(例如，见参考文件1或3)。这种接收机中的DAC混频器可以被配置为通过将由多相数字本地振荡器(LO)信号来驱动的多个硬切换子混频器的输出进行组合，来近似正弦波混频波形。在图1中示出了示例系统，在图1中，LO产生模块101向10比特DAC混频器102提供多相LO信号。多相LO信号驱动DAC混频器102中的多个子部分混频器104₁-104_n，并且DAC混频器102的加权求和输出传递接收到的RF信号的下变频结果。

LO产生模块101包括可编程计数器103，通常通过将多个简单分频器与不同的模块串联来实现可编程计数器103。可编程计数器103的输出用于对RAM查找表(LUT)105进行寻址，RAM查找表(LUT)105的输出被提供给编码器106，以产生多相LO信号。

图1所示以及在参考文献1中公开的多相LO发生器的类型需要使用延迟锁定环路(DLL)来同步不同的输出。这种方法是复杂的，因为动态元素匹配(DEM)107和同步108均必须在高频下下并且在一个步骤中执行。

发明内容

本发明的目的是解决上述问题中的一个或多个问题。

根据本发明的第一方面，提供了一种本地振荡器信号发生器，所述本地振荡器信号发生器用于射频接收机的混频器，所述本地振荡器信号发生器包括：

比特序列发生器，具有多个并行输出线；

数字信号发生器，具有串行输出线和与比特序列发生器的相应输出线相连的多个输入线；以及

时钟信号输入线，

其中，数字信号发生器被配置为：以时钟信号输入线上提供的时钟信号所给出的速率，根据多个输入线上来自比特序列发生器的比特序列所给出的序列，在串行输出线上提供输出比特序列。

本发明的优点在于，具有灵活性并且能够确保同步的输出信号，这是由于使用了对串行输出信号加以限定的并行数字信号输入，以及使用单个时钟信号来控制数字信号发生器，该数字信号发生器用作复用器。采用公共时钟信号，多个这样的发生器可以组合，以实现多相数字LO发生器。

比特序列发生器可以采用存储器、计数器或查找表的形式，包括与第n级的复用器模块的并行输入连接的2ⁿ个并行输出线，其中，n是正整数。将存储器用于比特序列发生器的优点在于，可以任意改变并行数字输入，以在串行输出信号中产生不同比特序列，从而允许发生器产生更宽范围的输出信号，而在对灵活性需求较低的情况下，例如，在仅需要设定的比特序列的情况下，可以使用查找表或计数器的更简单结构。

数字信号发生器可以包括多个并行至串行复用器模块，每个复用器被配置为在时钟信号输入的控制下根据一对并行输入来提供串行输出，从包括一个复用器模块的第一级到包括2^n-1个复用器模块的第n级来按级布置复用器模块，第二级到第n级具有是前一级的模块数目的二倍的模块数目，并且具有与前一级的模块的并行输入相连的串行输出。

复用器模块的分级树布置的优点在于，只有第一级需要在最高时钟频率下工作，其他级在逐渐降低的频率下工作。

为了使得不同复用器模块能够在不同时钟频率下工作，本地振荡器信号发生器可以包括n-1个时钟信号分频器，n-1个时钟信号分频器被配置为以输入时钟信号的速率的二分之一来提供输出时钟信号，并且连接在相邻级的复用器模块的时钟信号输入之间，其中，时钟信号输入线连接至时钟信号分频器中的第一时钟信号分频器，并且连接至第一级的复用器模块的时钟信号输入，使得第一级的复用器模块以施加到时钟信号输入线的时钟信号的速率来提供串行数字信号输出。这样，需要最小数目的分频器来操作数字信号发生器，并且所有时钟信号彼此同步。

在需要比特序列发生器来在数字信号发生器的并行输入处提供不同比特序列的情况下，第n-1时钟信号分频器的输出可以连接至比特序列发生器的时钟信号输入，在这种情况下比特序列发生器优选地是存储器模块。比特序列发生器因此可以被配置为：响应于从第n-1时钟信号分频器施加到时钟信号输入的时钟信号的连续脉冲，向第n级的复用器模块的并行输入提供连续比特序列。

比特序列发生器工作在比数字信号发生器的输出的频率低得多的频率下，这会显著降低所需的发生器复杂度。