[发明专利]半导体存储装置

说明书

技术领域

本发明涉及半导体存储装置，特别涉及通过施加电压脉冲进行作为存储单元的可变电阻元件的电阻状态而存储的信息的改写的半导体存储装置。

背景技术

近年来，对代替闪速存储器的新型非易失性半导体存储装置进行了广泛研究。其中，对于利用了通过向过渡金属氧化物等可变电阻体膜施加电压从而使电阻发生变化的现象的RRAM来说，在微细化极限这一点上比闪速存储器有利，此外，能够进行高速的数据改写，因此得到广泛地研究开发。

作为使用RRAM的存储单元阵列的结构，以往使用日本特开2002-151661号公报所公开的1T1R型的存储单元阵列，对于该1T1R型的存储单元阵列来说，在存储单元的可变电阻元件上串联连接单元选择用的晶体管，由此，能够对在进行被选择的存储单元的可变电阻元件中所存储的信息的改写、读出时的非选择的存储单元中流过的漏电流以及寄生电流进行限制。

在图12中示出以往使用的RRAM的单元阵列结构。在存储单元阵列200中，作为可变电阻元件的R11～R1n、R21～R2n、…、作为单元选择用的晶体管的Q11～Q1n、Q21～Q2n、…分别在列方向（图中横向）和行方向（图中纵向）矩阵状地排列。在各个存储单元中，可变电阻元件的一端和晶体管的一端连接，此外，在同一列上排列的存储单元的可变电阻元件的另一端分别与在列方向上延伸的位线BL1、BL2、…连接，在同一行上排列的存储单元的晶体管的另一端与所有存储单元共用的共用线CML连接，在同一行上排列的存储单元的晶体管的栅极端子上分别连接有在行方向上延伸的字线WL1～WLn。

从外部提供供给改写电压的电源线V1以及V2，分别经由改写电压施加电路201的晶体管向位线BL1、BL2、…施加电源线V1的电压、向共用线CML施加电源线V2的电压。此外，经由初始化电路202的晶体管，位线BL1、BL2、…和共用线CML被短路，从共用线侧向位线施加电压，由此，由于位线以及与该位线连接的可变电阻元件间的布线的寄生电容的影响，能够对成为以前的改写动作电压状态的位线电压进行初始化。

在图13中示出图12的可变电阻元件R11的改写时的时序图。下面，将使可变电阻元件的电阻状态进行低电阻化而使存储单元中流过的电流变大的动作称为设置（写入），将使可变电阻元件的电阻状态进行高电阻化而使存储单元中流过的电流变小的动作称为复位（擦除）。对于设置、复位的定义来说，当然也可以相反。此外，将该设置、复位合起来称为改写。

在时刻t1，在设置时使字线WL1上升为电压V_WLS（代表值4V）、在复位时使字线WL1上升为电压V_WLR（代表值6V），之后，在时刻t2，使φ1、φ2、φ5上升，进行初始化动作。即，经由改写电压施加电路201的晶体管向所选择的位线BL1施加电源线V1的电压、此外向共用线CML施加电源线V2的电压，并且，经由初始化电路202的晶体管向非选择的位线BL2、…施加与共用线CML相同的电压，将非选择位线的电压进行初始化。此时，电源线V1以及V2的电压为相同的初始化电压V_PRE（代表值1.5V），其结果是，共用线CML和所有位线BL1、BL2、…被预充电为相同的电压V_PRE。

之后，在时刻t5～t6，向电源线V1以及V2施加改写电压脉冲。即，在设置时，使电源线V1变为电压V_SET（代表值3V）、使电源线V2变为GND，经由R11、Q11，使电流从所选择的位线BL1流向共用线CML。另一方面，在复位时，使电源线V1变为GND、使电源线V2变为电压V_RST（代表值3V），经由Q11、R11，使电流从共用线CML流向所选择的位线BL1。

在图12所示的阵列结构中，能够抑制在非选择的存储单元中流过的漏电流以及寄生电流，但是，不能够抑制如下的所谓改写干扰：反复对所选择的存储单元进行改写从而相邻的非选择的存储单元被施加电压，相邻的存储单元的信息被改写。该改写干扰根据其发生原因可分为3类。以下，参照图12的阵列结构图以及图13的改写时的时序图对3种改写干扰进行说明。