[发明专利]一种对多板卡端口进行状态获取和输出控制的装置

说明书

技术领域

本发明涉及多板卡以太网交换系统技术领域，尤其涉及一种对多板卡端口进行状态获取和输出控制的装置。

背景技术

在分布式多SLOT接口板卡的以太网交换系统中，尤其对光模块较多的接口板卡，每一SLOT的板卡都有若干状态变化信息，比如每个光端口模块的光信号丢失Rx_LOS、发送故障Tx_Fault、模块在位插拔Present、新接口板识别BID等信息，需要CPU及时响应处理；同时CPU也有若干控制信息，比如光模块关闭控制Tx_Disable，光模块的I2C总线的切换控制等，也需要及时传送到各SLOT板卡。CPU响应处理的实时性，直接关系到交换机环网恢复时间的实时性要求。

而当CPU的外部接口资源有限，无法直接访问接口板卡的端口信息，或不适合采用周期性轮流查询的方式实现上述需求时，就需要使用一种扩展外部接口，提高CPU效率的方法。

发明内容

本发明的目的在于提供一种对多板卡端口进行状态获取和输出控制的装置，解决了当CPU的外部接口不丰富的情况下，使CPU快速获取端口状态的变化，并及时输出控制信号，从而使交换机系统满足环网恢复的时间要求。

为达到上述目的，本发明是通过以下技术方案来实现的：

一种对多板卡端口进行状态获取和输出控制的装置，包括：CPU、可编程逻辑电路、以及多个SLOT接口板；所述的CPU包含6个GPIO，且把6个GPIO设计为6线制半双工SPI接口。

CPU还包括：中断输入信号IRQ。

所述的可编程逻辑电路包括：接口系统时钟、双向Buffer、CPU SPI接口控制逻辑电路、输入移位寄存器、输出移位寄存器、发送写控制电路、接收读控制电路、地址译码逻辑、多个SLOT的发送控制映像寄存器、多个SLOT的接收状态映像寄存器、多个SLOT的Master SPI控制逻辑电路、SLOT状态信号变化识别电路、SLOT中断寄存器，以及中断复用产生逻辑。

所述可编程逻辑电路采用CPLD(复杂可编程逻辑器件)。

所述的多个SLOT接口板电路，每个都包含有并入串出移位寄存器和串入并出移位寄存器；每个SLOT接口板和可编程逻辑电路的对应Master SPI之间通过标准的4线全双工SPI接口相连。

CPU的GPIO接口具有单字节操作模式的帧结构和BURST多字节连续操作模式的帧结构。

采用映像寄存器的方式，CPU通过所述6线制半双工SPI接口对接收状态映像寄存器进行读操作；或者对发送控制映像寄存器做写操作。

Master SPI接口控制逻辑电路，通过SLOT接口板上的并入串出移位寄存器，将SLOT接口板的端口状态信息传送到接收状态映像寄存器中；同时将发送控制映像寄存器中的内容传送到SLOT接口板的串入并出移位寄存器的输出端。

本发明通过将CPU的GPIO设计成半双工6线制SPI接口，其输入和输出共享4数据线方式，采用特定的帧结构，并通过CPLD扩展多个并行的SPI接口，采取寄存器实时映像技术，将接口板的状态信息和控制信息快速同步到该映像寄存器，并辅以中断处理方式，CPU通过对映像寄存器做读、写的操作，即可达到CPU对接口板端口进行快速监控的目的。

附图说明

下面根据附图和实施例对本发明作进一步详细说明。

图1是本发明装置的结构图；

图2是本发明的6线制SPI接口的单字节操作时序图；

图3是本发明的6线制SPI接口BURST模式3字节操作时序图；

图4是本发明的处理流程图。

具体实施方式

如图1所示，本发明对多板卡端口进行状态获取和输出控制的装置包括：CPU、可编程逻辑电路、以及多个SLOT接口板。

所述的CPU包含6个GPIO，且把6个GPIO设计为6线制半双工SPI接口；以及中断输入信号IRQ。

所述的可编程逻辑电路包括接口系统时钟，双向Buffer，CPU SPI接口控制逻辑电路，输入移位寄存器，输出移位寄存器，发送写控制电路，接收读控制电路，地址译码逻辑，多个SLOT的发送控制映像寄存器，多个SLOT的接收状态映像寄存器，多个SLOT的Master SPI控制逻辑电路，SLOT状态信号变化识别电路，SLOT中断寄存器，中断复用产生逻辑。

所述可编程逻辑电路采用CPLD(复杂可编程逻辑器件)。

所述的SLOT接口板，每个都包含有并入串出移位寄存器和串入并出移位寄存器。