[发明专利]低电阻接触结构及其形成方法

说明书

技术领域

本发明通常涉及半导体器件制造以及，更加具体地讲，涉及深能级掺杂形成导致的晶体管器件中接触电阻的降低。

背景技术

集成电路(IC)包括在半导体衬底上形成的大量晶体管。例如金属氧化物半导体场效应晶体管(MOSFET)的晶体管通常被构造在体衬底的顶表面上。掺杂衬底，以形成杂质扩散层(即，源极和漏极区域)。位于源极和漏极区域之间的是导电层，被薄介电层隔离，可作为用于晶体管的栅极。栅极控制在源极和漏极区域之间形成的沟道内的电流。

为了降低与MOSFET的源极和漏极相关的串联电阻，半导体制造商采用了称为硅化的自对准硅化物或“自对准硅化“salicide””工艺。典型地，硅化要通过在半导体衬底中的源极和漏极区域的暴露的表面上淀积难熔金属(例如，钴(Co)、钛(Ti)、镍(Ni)、铂(Pt)、钨(W)等)来完成。在退火工艺期间，源极和漏极区域中的硅(Si)原子与难熔金属原子反应，由此形成硅化物层。绝缘区域上的难熔金属部分会保持不反应而可以被选择性地除去。通过帮助突破残余的表面氧化物，剩余的硅化物层降低了硅化物源极/漏极结处的接触电阻，从而形成良好的电接触。

硅MOSFET按比例缩小需要连续降低栅极长度、栅极电介质厚度，和更高的衬底掺杂。随着这些参数的改善，本征器件电阻会按比例降到1000Ω-μm以下，导致更快的器件。然而，当此类器件在尺寸上按比例缩小时，用于接触源极和漏极区域的硅化物材料日益变成与源极/漏极(S/D)接触中的硅化物到硅的寄生接触电阻相关的器件速度限制因素。这是因为最小化硅化物界面电阻率主要取决于最大化S/D掺杂水平，这在如今的CMOS技术中已处于饱和水平。

因此，随着器件按比例缩地更小，当硅化物/硅接触区域变得更小时，接触电阻只会增加。由此，不仅在相对关系中，而且在绝对关系中，当器件按比例缩小至0.1μm以下时，接触电阻都会增加，这随即对通过按比例缩小其它参数而获得潜在的器件改进设置了严格的限制。

发明内容

在一个示例性实施例中，一种在半导体器件中形成低电阻接触结构的方法，包括：在半导体衬底中形成掺杂的半导体区域；在所述掺杂的半导体区域的上部处形成深能级杂质区域；通过退火激活所述掺杂的半导体区域和所述深能级杂质区域二者中的掺杂剂；以及在所述深能级杂质区域之上形成金属接触以在其之间产生金属-半导体界面。

在另一个实施例中，一种半导体器件中的低电阻接触结构，包括：掺杂的半导体区域，形成在半导体衬底中；深能级杂质区域，形成在所述掺杂的半导体区域的上部处；以及金属接触，形成在所述深能级杂质区域之上，以在其之间产生金属-半导体界面。

在另一个实施例中，一种在场效应晶体管(FET)器件中形成低电阻接触结构的方法，所述方法包括：在硅衬底中形成掺杂的源极/漏极区域；在所述掺杂的源极/漏极区域的上部处形成深能级杂质区域；以及在所述深能级杂质区域之上形成硅化物金属接触以产生金属-硅界面；其中所述深能级杂质区域具有大于或等于对应于所述金属-硅界面的能带弯曲区域的所述掺杂的源极/漏极区域的耗尽宽度的深度。

仍然在另一个实施例中，一种场效应晶体管(FET)器件中的低电阻接触结构，包括：掺杂的源极/漏极区域，形成在半导体衬底中；深能级杂质区域，形成在所述掺杂的源极/漏极区域的上部处；以及硅化物金属接触，形成在所述深能级杂质区域之上，以在其之间形成金属-硅界面；其中所述深能级杂质区域具有大于或等于对应于所述金属-硅界面的能带弯曲区域的所述掺杂的源极/漏极区域的耗尽宽度的深度。

附图说明

参考示例性附图，其中相同的要素在几个图中用相同的数字表示：

图1(a)是例如硅的n型半导体器件的能带图；

图1(b)是金属/n型硅界面的能带图，示出了肖特基势垒的形成；

图2(a)是其中具有深施主注入的n型半导体器件的能带图；

图2(b)是金属/n型硅界面的能带图，其中n型硅在其中具有深施主注入用以给电子提供额外的隧穿通路；以及

图3(a)至图3(e)是一系列横截面视图，示出了根据本发明的实施例的使用深能级杂质掺杂形成具有降低的电阻率的金属至半导体接触的方法。

具体实施方式

在此公开的是用于降低例如MOSFET的晶体管器件中的接触电阻率的方法和结构。简明言之，利用包括深杂质注入核素(specie)(即，用于n型接触的深能级施主和用于p型接触的深能级受主)的上层补充常规的源极/漏极注入以在金属/半导体界面提供附加的电流通路。