[发明专利]存储装置、基板、液体容器、从主机电路接受应向数据存储部写入的数据的方法

权利要求书

1.一种存储装置，能够与主机电路电连接，并包括：

非易失性的数据存储部；

数据接收部，所述数据接收部从所述主机电路接收数据，所述数据包括应写入所述数据存储部的第一数据和基于所述第一数据而生成的第二数据；

判定部，所述判定部对通过所述数据接收部接收到的数据的匹配性进行判定；以及

数据发送部，所述数据发送部向所述主机电路发送所述判定的结果，

所述判定部判定所述第一数据和所述第二数据是否相互匹配，

在通过所述判定部得到了肯定的判定结果的情况下，所述数据发送部(1)当数据向所述数据存储部的写入完成时，向所述主机电路发送所述肯定的判定结果，(2)当数据向所述数据存储部的写入未完成时，不向所述主机电路发送所述肯定的判定结果。

2.如权利要求1所述的存储装置，其中，

所述第二数据是所述第一数据的反转数据，

在从所述主机电路向所述存储装置的写入处理时，所述数据接收部从所述主机电路依次接收用于从多个存储装置中指定一个存储装置的识别数据、反转识别数据、写入命令数据、反转写入命令数据、预定大小的第一数据及第二数据的第一组之后，一组一组地反复接收所述预定大小的第一数据及第二数据的第二组及其以后的组，

所述数据发送部

(i)在从所述识别数据的接收开始之后到所述第一数据及所述第二数据的第一组的接收完成之前，不向所述主机电路发送所述判定部判定的结果，而在所述预定大小的第一数据及第二数据的第一组的接收完成之后，向所述主机电路发送所述判定部判定的结果，并且，

(ii)关于所述预定大小的第一数据及第二数据的第二组及其以后的组，每当各组的接收完成时，向所述主机电路发送所述判定部判定的结果。

3.如权利要求2所述的存储装置，其中，

所述第一数据和所述第二数据分别包括奇偶校验位，

所述判定部仅在所述第一数据和所述第二数据相互处于反转关系且所述第一数据和所述第二数据没有奇偶校验错误时生成肯定的判定结果。

4.如权利要求1所述的存储装置，其中，

所述第一数据的数据量与所述第二数据的数据量相同。

5.如权利要求4所述的存储装置，其中，

还包括读/写控制部，所述读/写控制部在所述判定结果为肯定时，向所述数据存储部写入所述第一数据，在所述判定结果为否定时，不向所述数据存储部写入所述第一数据。

6.如权利要求4或5所述的存储装置，其中，

所述第一数据及所述第二数据是n比特的信号，n为1以上的整数，

所述第二数据是将所述第一数据的各比特的值反转而得的反转数据。

7.如权利要求6所述的存储装置，其中，

所述数据接收部与从所述主机电路提供的时钟信号同步地串行接收所述第一数据及所述第二数据，

所述数据发送部在用于接收所述第一数据及所述第二数据中的最后的数据的时钟信号脉冲的下一个时钟信号脉冲的期间，向所述主机电路发送所述判定的结果。

8.如权利要求6所述的存储装置，其中，

所述判定部

在所述第一数据的第m个值与所述第二数据的第m个值的逻辑异或对于全部的n比特都为真时，使所述判定结果为肯定，m为1以上且n以下的整数，

在所述逻辑异或对于n比特的任一比特为假时，使所述判定结果为否定。

9.如权利要求6所述的存储装置，其中，

所述n为偶数，

所述数据接收部与时钟信号同步地依次接收所述第一数据中的上位n/2比特、所述第二数据中的上位n/2比特、所述第一数据中的下位n/2比特、第二数据中的下位n/2比特，

所述数据发送部在接收到第二数据中的下位n/2比特的最下位比特的时钟信号脉冲的下一个时钟信号脉冲的期间，发送所述判定结果。

10.如权利要求4至9中任一项所述的存储装置，其中，

所述主机电路和所述存储装置经由与所述主机电路电连接的电路侧端子和与所述存储装置电连接的存储装置侧端子而电连接。