[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明一般涉及半导体器件及其制造方法。更具体地，本发明涉及一种横向扩散金属氧化物(lateral Double Diffusion Metal Oxide Semiconductor，LDMOS)半导体器件。

背景技术

在高压功率集成电路中常采用高压LDMOS满足耐高压、实现功率控制等方面的要求。也经常在射频功率电路中采用LDMOS。与晶体管相比，在关键器件特性方面，如增益、线性度、开关性能、散热性能以及减少级数等方面，LDMOS具有明显的优势。目前，LDMOS由于更容易与CMOS工艺兼容而被广泛采用。

图11示出了现有技术的LDMOS的示意图。所示的LDMOS在衬底200上具有轻掺杂的N型漂移区210(N-)，在该漂移区中设有重掺杂的N型漏区280(N+)。该LDMOS在衬底200上具有P阱，重掺杂的源区290设置在该P阱中。栅极绝缘层270位于栅极300之下。对于LDMOS器件来说，由于N-漂移区210具有很高的电阻，因此源区290到漏区280将承受高电压，由此如图11中的箭头所示，漏极与栅极存在重叠区域，重叠区域的漏极电阻很低，漏端的高压没有经过高电阻区域分压直接加在了漏极和栅极的重叠区域，容易造成漏极和栅极重叠区域的氧化层击穿，而使器件失效。

在现有的LDMOS器件中，可以通过增加栅极绝缘层270的厚度来提高漏极与栅极的重叠区域的击穿电压。然而，厚的栅极绝缘层270将使得器件的性能变差。

发明内容

根据本发明的第一方面，提供了一种半导体器件，包括：位于衬底上的栅极；位于栅极两侧的源区和漏区；栅极绝缘层，位于所述衬底与所述栅极之间，所述栅极绝缘层具有第一厚度部分和第二厚度部分，其中所述第一厚度部分至少位于所述漏区与栅极之间，所述第一厚度部分的厚度大于所述第二厚度部分的厚度。

优选地，其中所述第一厚度部分还位于所述源区与栅极之间。

优选地，漏区在从漏区到栅极中心的方向上不延伸超出栅极绝缘层的第一厚度部分。

优选地，源区在从源区到栅极中心的方向上不延伸超出栅极绝缘层的第一厚度部分。

优选地，栅极绝缘层的第一厚度部分的厚度可以为大于等于1纳米且小于等于200纳米。

优选地，栅极绝缘层的第二厚度部分的厚度可以为大于等于0.5纳米且小于200纳米。

优选地，半导体器件的漏区具有第一导电类型并位于第一导电类型的轻掺杂漂移区中，源区具有第一导电类型，并且位于第二导电类型的阱中。

根据本发明第二方面，提供了一种半导体装置，包括如本发明第一方面的半导体器件。

根据本发明的第三方面，提供了一种用于制造半导体器件的方法，包括以下步骤：提供半导体衬底，在半导体衬底上形成图案化的绝缘层，该图案化的绝缘层形成开口以暴露衬底的上表面的一部分；在衬底上形成第一栅极绝缘层和掩模层；蚀刻掩模层，以使得在开口内在第一栅极绝缘层上残留掩模层的至少一部分；利用掩模层的残留部分蚀刻第一栅极绝缘层，以在开口内暴露出衬底的一部分；在所暴露的衬底部分上形成第二栅极绝缘层，其中第二栅极绝缘层的厚度小于第一栅极绝缘层的厚度。

优选地，去除掩模层的步骤可以进一步包括：去除掩模层，使得掩模层的残留部分位于开口内，并依附于开口的至少一个侧壁。

优选地，在开口中形成第二栅极绝缘层的步骤之后可以进一步包括：在衬底上形成栅极；在栅极两侧形成具有第一导电类型的轻掺杂的漂移区和具有第二导电类型的阱，以及在漂移区中形成重掺杂的第一导电类型的漏区，以及在第二导电类型的阱中形成源区。

优选地，其中去除掩模层的步骤可以包括：利用干法蚀刻去除掩模层。

优选地，在开口中形成第二栅极绝缘层的步骤可以包括在开口中热生长第二栅极绝缘层，第二栅极绝缘层的厚度范围可以为大于等于0.5纳米且小于200纳米。

优选地，在开口中形成第一栅极绝缘层和掩模层可以包括沉积第一栅极绝缘层，第一栅极绝缘层的厚度范围可以为大于等于1纳米且小于等于200纳米。

优选地，其中利用图案化的绝缘层在衬底上形成开口的步骤可以包括：在衬底上形成绝缘层，绝缘层包括氮化物绝缘层和氧化物绝缘层；蚀刻绝缘层以在衬底上形成开口，暴露衬底的一部分。

优选地，可以进一步包括：沉积多晶硅，以填充开口；利用化学机械抛光工艺去除多晶硅，保留位于开口中的多晶硅部分以形成栅极；去除图案化的绝缘层；在栅极两侧形成栅极隔离物；在栅极两侧形成源区和漏区。

附图说明