[发明专利]一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件及其制备方法

说明书

技术领域

本发明涉及一种集成电路制造方法，尤其涉及一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件。

背景技术

漏极感应势垒降低 (Drain induction barrier lower, DIBL) 效应是在半导体制备工艺中，小尺寸场效应晶体管（FET）中所出现的一种不良现象，即当沟道长度减小、漏区源区间电压（Vds）增加，使得漏结与源结的耗尽层靠近时，沟道中的电力线可以从漏区穿越到源区，并导致源极端势垒高度降低，从而使源区注入到沟道的载流子数量增加，结果导致漏极电流增加。而当沟道长度越短时，DIBL效应就越严重。

这种DIBL效应导致半导体器件阈值因受工作电压影响而发生偏移，并使得半导体的泄漏电流增加，栅极能力出现减弱现象。其对于半导体发展的主要影响表现在以下三个方面： 1）使场效应晶体管（FET）的阈值电压降低，影响到器件的整个性能； 2）使输出伏安特性曲线不饱和，即导致输出交流电阻降低、器件的电压增益下降； 3）其限制小尺寸金属氧化物半导体晶体管（MOSFET）尺寸进一步缩小，限制极大规模集成电路（ULSI）的集成度进一步提高。由于DIBL现象，阻碍了半导体小型多功能化进一步发展。

传统抑制DIBL效应的方法主要通过栅下面漏端附近的高掺杂来实现，其主要采取的方法有以下几种，1）Halo杂质注入；2）沟道埋层杂质注入；3）源区/漏区（S/D）浅结；4）薄栅氧层；5）高衬底杂质浓度；6）高衬底偏置电压。然而采用上述方法在抑制DIBL的同时漏端PN结漏电流也随之增大。为了避免在抑制DIBL效应显现同时所带来的新问题，有人采用绝缘体上硅(Silicon on Insulator, SOI)衬底或是在硅衬底中预先决定的区域中引入空洞的空洞层上硅(Silicon on Nothing, SON)衬底，从而抑制在半导体制备过程中的DIBL效应。但上述两种衬底的制备工艺复杂，成本高。

 

而且上述所有这些用于抑制DIBL效应的方法都使得靠近漏端的电场更多受栅电压控制，从而达到抑制DIBL效应，非通过PN结势垒控制靠近漏端的电场从而达到目的，其无法完全解决DIBL效应的发生。

发明内容

本发明提供了一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件，其针对现有抑制DIBL效应的不足，通过向半导体栅极靠近漏极处注入离子从而局部改变栅极的功函数，从而达到抑制DIBL效应的目的的同时，不会造成漏端PN结漏电流的额外增加。

本发明一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件通过以下技术方案实现其目的：

一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件，所述后栅极工艺 CMOS器件包括N型MOS晶体管和P型MOS晶体管，其中，

在所述N型MOS晶体管和P型MOS晶体管的栅极中，均包括位于高介电层及覆盖于所述高介电层上方的一金属氧化物介电材料层，其中，所述高介电层下方还可以可选地生长一薄氧化层。分别在所述N型MOS晶体管和P型MOS晶体管的栅极中各自的金属氧化物介电材料层中，在靠近源极与漏极的两端或其中一端注入离子，改变金属氧化物介电材料层靠近源极漏极两端或靠近漏极的一端的功函数；从而抑制N型MOS晶体管和P型MOS晶体管的漏极感应势垒降低效应。

上述的后栅极工艺 CMOS器件，其中，在所述高介电层下方还包括一层薄氧化层。

上述的后栅极工艺 CMOS器件，其中，向所述N型MOS晶体管的栅极的金属氧化物介电材料靠近漏极端中注入拥有大功函数的离子，增高靠近漏极端的沟道的电子势垒，从而抑制N型半导体漏极感应势垒降低效应； 

向所述P型MOS晶体管中的栅极的金属氧化物介电材料中注入拥有小功函数的离子，增高靠近漏极端的沟道的空穴势垒，从而以抑制P型半导体漏极感应势垒降低效应。

上述的后栅极工艺 CMOS器件，其中， 

向所述N型MOS晶体管的金属氧化物介电材料层中，靠近漏极与源极两端注入拥有大功函数的离子，使得所述金属氧化物介电材料层中靠近漏极与源极两端的功函数大于所述金属氧化物介电材料层位于所述漏极与源极之间的中间部分的功函数；

向所述P型MOS晶体管的金属氧化物介电材料层中，靠近漏极与源极两端注入拥有小功函数的离子，使得所述金属氧化物介电材料层中靠近漏极与源极两端的功函数小于所述金属氧化物介电材料层位于所述漏极与源极之间的中间部分的功函数。