[发明专利]用于机器视觉算法的多处理器片上系统

说明书

技术领域

本发明大体涉及多处理器系统，并更具体而言涉及用于在多处理器系统中有效利用共享资源的方法和系统。

背景技术

近年来，随着VLSI器件的密度逐渐增大和越来越复杂的运算任务——诸如实时机器视觉所需的那些运算任务的出现，完全多处理器系统(complete multiprocessor system)——特别是单个单片(monolithic)器件中的对称多处理(SMP)系统——变得流行起来。在一些多处理器系统中，存储器资源由多个多处理器共享。然而，这一共享可能产生存储一致性(memory coherency)问题，并造成瓶颈。

在美国专利7,529,799(其公开内容以引证方式纳入本说明书)中，发明者们介绍了一种大型SMP系统的分布式系统结构，该结构使用基于总线的高速缓存一致性协议(cache-coherence protocol)。所述分布式系统结构包括地址切换、多个存储器子系统以及多个主设备(master device)，或者是处理器、I/O代理或者是一致性存储适配器，它们被组织成一组由节点控制器支持的节点。所述节点控制器从主设备接收事务(transaction)，作为另一主设备或作为从设备与主设备通信，并为从主设备接收的事务排队。由于一致性的实现在时间上和空间上是分布式的，所以所述节点控制器帮助维持了高速缓存一致性。此外，用于标准总线协议的事务标签格式被扩展，以确保在整个系统中维持唯一的事务标签。边带信号被用来进行干预以及再运行，以在某些情况下将事务标签保留在节点控制器处。

在美国专利7,237,071(其公开内容以引证方式纳入本说明书)中，介绍了一种SMP系统，该系统具有由相同的处理器组成的并行多处理体系结构，并包括单个程序存储器。程序访问仲裁逻辑向单个请求中央处理单元一次提供一个指令。共享存储器访问仲裁逻辑可以从分立的可同时访问的存储器组提供数据，或在中央处理单元之间进行访问仲裁。该系统可以通过以下方式模拟原子读取/修改/写入指令：在对所述共享存储器中的一组预定地址之一进行读取访问之后的一预定数量的存储周期内，禁止另一中央处理单元访问这一地址。

发明内容

本发明的一个实施方案提供了一种多处理器系统，该多处理器系统包括主存储器、多个处理核以及数据流单元(data streaming unit)。所述多个处理核被配置为执行使用存储在所述主存储器中的数据的软件。所述数据流单元，连接在所述多个处理核和所述主存储器之间，并被配置为从所述主存储器中预取得数据，以供所述多个处理核使用。

在一些实施方案中，所述数据流单元被配置，从而为(on behalf of)所述多个处理核将数据存储在所述主存储器中。在一个实施方案中，所述数据流单元包括仲裁电路，该仲裁电路被配置，从而为所述多个处理核中的两个或更多个处理核决定(resolve)对所述主存储器进行的同时访问。

在一些实施方案中，所述数据流单元对于每一处理核包括一个相应的前端单元，该前端单元被配置为从该处理核接收所述主存储器中的相应的地址列表，以及根据所述列表从所述主存储器中预取得所述数据。在本文公开的一个实施方案中，所述多处理器系统包括与每一处理核相关联的相应的局部内存，其中每一处理核和其对应的前端单元被配置为经由该相应的局部内存来交换数据。

在一个实施方案中，每一处理核和其对应的前端单元被配置，从而将所述地址列表维持在循环缓冲器(circular buffer)中，所述循环缓冲器被存储在相应的局部内存中。在一些实施方案中，至少所述多个处理核和所述数据流单元被包括在单个集成电路中。

根据本发明的一个实施方案，还提供了一种多处理器系统，该多处理器系统包括主存储器、多个处理核以及便笺式处理单元(scratch-padprocessing unit)。所述多个处理核被配置为执行使用存储在所述主存储器中的数据的软件。所述便笺式处理单元连接至所述多个处理核并被配置，从而为所述多个处理核执行所述软件的选定部分，所述选定部分使得所述多个处理核中的两个或更多个处理核并发地访问给定的数据项目。

在一些实施方案中，所述便笺式处理单元包括专用存储器，该专用存储器用于存储由所述两个或更多个处理核访问的给定的数据项目。在一个实施方案中，所述便笺式处理单元被配置为从所述多个处理核接受便笺式指令，仲裁所述便笺式指令，以及在所述专用存储器中执行所仲裁的便笺式指令。在本文公开的一个实施方案中，至少所述多个处理核和所述便笺式处理单元被包括在单个集成电路中。