[发明专利]八位高速微控制器IP软核

权利要求书

1.一种八位高速微控制器IP软核，其特征在于：它由有限状态机控制器(1-1)、数据通道(1-2)、数据存储器(1-3)和程序存储器(1-4)组成，

数据通道(1-2)的数据信号输入输出端连接数据存储器(1-3)的数据信号输出输入端，数据存储器(1-3)的控制信号输入端连接有限状态机控制器(1-1)控制数据存储器读写使能的控制信号输出端，有限状态机控制器(1-1)的数据通道控制信号输出端连接数据通道(1-2)的控制信号输入端，数据通道(1-2)的状态信号输出端连接有限状态机控制器(1-1)的状态信号输入端，有限状态机控制器(1-1)的地址信号输出端连接程序存储器(1-4)的地址信号输入端，程序存储器(1-4)的指令信号输出端连接有限状态机控制器(1-1)的指令信号输入端。

2.根据权利要求1所述的八位高速微控制器IP软核，其特征在于：所述数据通道(1-2)由算术逻辑单元(1-21)、寄存器堆(1-22)和选择单元(1-23)组成，

算术逻辑单元(1-21)用于按照有限状态机控制器(1-1)输出的控制信号，实现算术运算、逻辑运算和循环移位操作，在算术逻辑单元(1-21)中做运算的操作数包括来自于寄存器堆(1-22)的操作数，算术逻辑单元(1-21)的运算结果由有限状态机控制器(1-1)译码后的控制信号决定存放位置；

数据存储器(1-3)用于存放待操作的数据和算术逻辑单元(1-21)运算后的结果；

寄存器堆(1-22)用于存储有限状态机控制器(1-1)在数据处理过程中产生的中间数据；

选择单元(1-23)用于根据有限状态机控制器(1-1)输出的控制信号选择接收数据存储器(1-3)输出的数据、寄存器堆(1-22)输出的数据或者外部输入的数据给算术逻辑单元(1-21)。

3.根据权利要求1或2所述的八位高速微控制器IP软核，其特征在于：所述有限状态机控制器(1-1)包括三个状态，分别为取指令状态、指令译码状态和指令执行状态，

取指令状态，用于产生对程序存储器(1-4)进行读取的相关控制信号指令，并将取出的指令存储在指令寄存器中；然后进行指令译码状态；

指令译码状态，用于根据指令寄存器中存储的指令，产生控制算术逻辑单元(1-21)、寄存器堆(1-22)或数据存储器(1-3)的数据通道信号，并将该数据通道信号存储在相应的寄存器中，同时更新程序存储器(1-4)，为下次读取指令产生目的地址；然后进行指令执行状态；

指令执行状态用于产生读写数据存储器(1-3)的控制信号和读写状态寄存器的使能信号，将算术逻辑单元(1-21)、寄存器堆(1-22)或数据存储器(1-3)的数据通道处理后的结果写回数据存储器(1-3)和状态寄存器。

4.根据权利要求3所述的八位高速微控制器IP软核，其特征在于：所述有限状态机控制器(1-1)的取指令状态、指令译码状态和指令执行状态采用三级流水线控制，

该三级流水线控制过程为：

在第一指令周期，取指令状态从程序存储器(1-4)中取出一条待执行的指令，并存储在指令寄存器中，同时程序计数器加1；

在第二个指令周期，指令译码状态从所述指令寄存器中取出第一条指令，进行第一条指令译码，并把译码后的控制信号锁存起来；同时取指令状态从程序存储器(1-4)中取出下一条待执行的指令，并锁存在指令寄存器中，此时程序计数器再加1；

在第三个指令周期，指令执行状态取出前一指令周期锁存起来的译码后的控制信号进行第一条指令的执行，同时指令译码状态进行第二条指令的译码，取指令状态进行第三条指令的取指，此时程序计数器再加1；依次循环进行。