[发明专利]一种正交低杂散直接数字频率合成器

说明书

技术领域

本发明涉及频率合成技术领域，特别涉及一种正交低杂散直接数字频率合成器(DDS)。应用于直接数字频率合成器及数控振荡器的设计中。

背景技术

频率合成器是现代电子系统的心脏，其性能指标的优劣直接决定着电子系统设计的成败。其中，直接数字频率合成器(DDS)是一种重要的低成本高分辨率的频率合成方法。随着大规模集成电路和微电子技术的发展，DDS已经成为频率捷变信号和复杂信号产生的主流技术。传统的DDS如图1所示，相位累加器20将输入的频率控制字10进行累加，产生的相位值截断后经相位调制模块30调制后查询正余弦查询表40(ROM)把相位值转换为幅度值，正余弦查询表的位宽受限于数模转换器50的分辨率，加在数模转换器50后面的抗尖峰低通滤波器60将滤除数模转换过程中带来的毛刺噪声。

但是，DDS本身的结构决定了其输出信号中存在着大量的杂散分量，这些杂散来源包括：相位累加器20的相位截断误差；正余弦查询表40中的采样幅值量化误差，也称为背景噪声；数模转换器50的非线性带来的数模转换误差。其中以相位截断误差带来的影响最为严重。由于DDS本身的周期性，导致相位截断误差的过程也是周期性的，相关文献通过数论理论精确分析了相位截断误差带来的DDS杂散的位置和幅度。

DDS输出的杂散分量严重限制了它的应用领域，如何抑制DDS输出频谱中的杂散分量是当前国内外研究的热点，其中对DDS的存储ROM表采用压缩技术是降低相位截断杂散的主要方法，这些方法包括：利用正余弦波形的对称性，正弦-相位差法，Sunderland结构及Nicholas优化结构等。其它措施最为典型的是Wheatley C E提出的抖动注入措施及其相应的改进措施，但是这会大大增加输出信号频谱的噪声基底。

发明内容

本发明的目的在于，提供一种正交低杂散直接数字频率合成器，以最大程度的减小ROM表容量，有效抑制相位截断误差带来的杂散分量。

为解决上述技术问题，本发明的技术方案如下：

一种正交低杂散直接数字频率合成器，包括相位累加器、相位调制器、正余弦查询表及幅度补偿单元、幅度延迟控制单元、数模转换器和抗尖峰低通滤波器，相位累加器将输入的频率控制字进行累加产生相位值截断，经相位调制模块调制后查询正余弦查询表及幅度补偿单元，实现经相位调制后的相位值到正余弦幅度值的转换，经转换的正余弦信号采用正交两路输出，幅度延时控制模块调整正余弦信号的幅相使其达一致性，由数模转换器转换成模拟正余弦信号，再经低通滤波器滤除毛刺噪声输出；所述正余弦查询表及幅度补偿单元包括对称性压缩算法单元、正弦-相位差算法单元和幅度补偿算法单元三部分，

所述对称性压缩算法单元，利用正余弦函数的对称性来压缩ROM表容量，只存储π/2弧度的采样值，从而将ROM表的容量压缩为原来的1/4，并控制P位相位地址的最高两位输出正余弦信号的符号；

所述正弦-相位差算法单元，利用正弦-相位差法对ROM查询表的位宽进行压缩，只存储正弦和余弦在π/4弧度范围内的采样值，将ROM表中存储的波形幅度压缩2个比特，硬件电路中用加法器将查询结果与相应的相位地址相加来得到正确波形，相位地址的次次高位控制查询相位地址的取反运算，并且控制两个2:1MUX电路来选择正确的正余弦信号波形；

所述幅度补偿算法单元，综合考虑相位截断误差序列ξ_P(n)和幅度量化误差序列ξ_A(n)的影响，采用幅度补偿算法对对正弦-相位差算法单元输出的正余弦序列进行幅度补偿运算，以有效抑制相位截断误差带来的杂散分量，最终得到需要的正余弦输出序列。

所述相位累加器的位数N为32位，相位控制字K经相位累加并截断取高P＝20位进入相位调制模块进行相位调制，经相位调制后的高P位相位地址进入正余弦查询表及幅度补偿单元进行相位幅度变换，产生宽度D＝14的正余弦幅度序列经幅度延时控制单元、数模转换器和低通滤波器转换成模拟的正交信号输出。

正交低杂散直接数字频率合成器，根据数模转换器的分辨率，应用MATLAB软件优化仿真来确定相位截断后的位数，截断后用于ROM表查询的位数和用于幅度补偿运算的位数，以及补偿过程中相关信号和运算结果的近似取值，以最小的硬件资源实现最优的信号指标，并且硬件实现中采用多级流水线，从而最大程度的提高时钟速率。